篮球记分牌verilog设计

1、数字逻辑设计及应用课程设计报告姓名:精品文档学号：选课号：79设计题号：23.设计题目篮球比赛数字计分牌.设计要求1 .分别记录两队得分情况；2 .进球得分加2分，罚球进球得分加 1分；3 .纠正错判得分减 2分或1分；4 .分别用三个数码管显示器记录两队的得分情况。三.设计过程（一） 设计方案1 .模块设计题目中要用三个数码管来记录两队的得分情况，本文采用输出为8421bcd码，外接译码器和数码管的方式来实现。先设计一个带有进位（co）和借位（ci ）输出的模块pad,输出端（numD输出4位 8421bcd码外接译码器和数码管，pad模块还带有加一输入端（a1）,加二输入端（a2）, 减一

2、输入端（d1）,减二输入端（d2）。输入端与开关相接，操作者按下开关即给该端口一 个脉冲信号，各输入端口由上升沿触发。如果操作者同时按下多个端口，输出端口将保持原来的信号不变。pad模块功能图见图1-1。1欢在下载精品文档num 播出MZIbcdR加 减迸位输出借位输出7欢迎下载 。输输输输入 入入入图1-1 pad模块输入输出端口及功能然后将三个相同的pad模块进行级联，构造为新的模块numberpad,从而得到带有三个数码管的篮球记分牌。甲乙两队都将分别使用这个记分牌。级联图见图1-2。数码管|师器J I I Inumlco数码警Ullinl里里III I piimZ数码管lllllll|

3、 译码器 |III l'um3pad（何）al di a2 d2coci pad （十位）coci pad （百位）“0" "0"图 1-2 pad 模块级联图2 . 模块内部的算法流程每个模块有四个输入端口 a1,a2,d1,d2 来进行触发，触发事件太多，因此构造rem=a1|a2|d1|d2 作为新的触发信号。因此，只要a1,a2,d1,d2 中任意一个按键被按下，将会发出一个脉冲， rem 也就会产生一个脉冲。但是可能出现多个按键同时按下的情况，这样会产生冲突。所以在always 语句块中，进行判断，看是否 a1,a2,d1,d2 中只有一个处于高

4、电平，若同时处于高电平，则输出维持原来的值不变。判断完端口 a1,a2,d1,d2 中哪一个输入了以后，就要进行加1 ，加2，减1 ，减 2 的操作。加1分为以下情况：(1)若num已经计数到9即1001,再加1则num应变为0000,进 位端co输出1; (2)若num不为9,则直接加1, co输出0。加2分为以下情况：(1)若num已经计数到8即1000,再加2则num应变为0000,进 位端co输出1; (2) num已经计数到9即1001。再加2则num应变为0001,进位端co输出 1; (3)若num不为8或9,则直接加2, co输出0/。减1分为以下情况：(1)若num此时为0,

5、再减1则num应变为9即1001 ,借位端ci 输出1; (2)若num不为0,则直接减1, ci输出0。减2分为以下情况：(1)若num此时为0,再减2则num应变为8即1000,借位端ci 输出1; (2)若num此时为1,再减2则num应变为9即1001,借位端ci输出1;若 num不为0或1,则直接减2, ci输出0算法流程图见图 1-3/blb2 /计其rem = al|32|dl|2a Iwaysidreg触发图1-3算法流程图(二)Verilog 程序(注：在quatus2中不能编写中文注释，这里的注释为后期编写)将pad级联成新的模块 numberpad,其中num1,num2

6、,num3分别输出个十百位的 8421bcd码 module numberpad(a1,a2,d1,d2,num1,num2,num3);output 3:0 num1,num2,num3;input a1,a2,d1,d2; / a1 为加 1 端口, a2 为加 2 端口, d1 为减 1 端口, d2 为减 2端口wire co1,co2,co3,ci1,ci2,ci3;pad(a1,a2,d1,d2,num1,co1,ci1); / 将三个 pad 级联pad(co1,0,ci1,0,num2,co2,ci2);pad(co2,0,ci2,0,num3,co3,ci3);endmodu

7、le/ pad 模块，输出为 4 为 8421bcd 码，由 a1,a2,d1,d2 来实现加减1、 2，有进位和借位端口输出 4 位 8421bcd 码进位信号 , ci is 借位信号a1 为加 1 端口， a2 为加 2 端口， d1 为减 1 端口， d2 为减 2 端module pad(a1,a2,d1,d2,num,co,ci);output reg 3:0 num; / output reg co,ci; /co input a1,a2,d1,d2; / 口wire rem;initialnum<=4'b0000;assign rem=a1|a2|d1|d2;al

8、ways (posedge rem)beginif(a1&&!a2&&!d1&&!d2) /beginif(num=4'b1001)beginnum<=4'b0000;co<=1'b1;endelsebeginnum<=num+4'b0001;co<=1'b0;endendelse if(a2&&!a1&&!d1&&!d2) / beginif(num=4'b1000)beginnum<=4'b0000;co<

9、;=1'b1;endelse if(num=4'b1001)beginnum<=4'b0001;co<=1'b1;endelsebeginnum<=num+4'b0010;co<=1'b0;endendelse if(d1&&!a1&&!a2&&!d2) /beginif(num=4'b0000)beginnum<=4'b1001;ci<=1'b1;endelsebeginnum<=num-4'b0001;ci<=1&#

10、39;b0;endendelse if(d2&&!a1&&!a2&&!d1) /beginif(num=4'b0001)beginnum<=4'b1001;ci<=1'b1;仅 a1 输入脉冲时加1 ，必要时进位仅 a2 输入脉冲时加2，必要时进位必要时进位仅 d1 输入脉冲时减1，必要时借位必要时借位仅 d2 输入脉冲时减2，必要时借位必要时借位endelse if(num=4'b0000)beginnum<=4'b1000;ci<=1'b1;endelsebeginnum

11、<=num-4'b0010;ci<=1'b0;endendelse /多个端口同时输入，输出保持原来的值beginnum<=num;co<=1'b0;ci<=1'b0;endendendmodule（三）仿真结果1 .验证加1、加2、减1、减2端口正常，个位到十位进位正常当输入端分别输入加1、加2、减1、减2信号时，输出了相应的结果。 18ns时，执行 加1操作，个位num1由1001 （即9）变成了 0,同时向十位进位，十位 num2变成了 0001。 31ns时又有一进位，十位 num2变成了 0010 （即2）。（见图3-1

12、）图3-1仿真图像2 .验证十位向百位进位正常由图3-2可得，213ns时已计数到199,即个位num1为1001,十位num2为1001,百 位num3为0001。此时输入了加 2的信号，输出变成了 201,即个位num1变为0001,十位 num2变为0000,百位num3变为0010。由此验证了十位向百位进位正常。精品文档图3-2 仿真图像二3 .验证多个端口同时输入时，保持原值不变从219ns开始到230秒都有多个端口同时输入，由图 3-3可以观察到，输出端口的值 并未发生改变。图3-3 仿真图像三四、设计结论（一）设计结果分析由以上的仿真图像可知，各端口工作正常，通过给 al、a2、di、d2端口输入脉冲，可以 使输出分别进行加 1、加2、减1、减2的操作，且个位到十位、十位到百位进位正常，输 出为8421bcd码。当多个端口同时输入时，输出将保持原值，避免了冲突。（二）设计中遇到的问题由于 a1、 a2、 d1、 d2 端口相互独立，刚开始设计时将它们都作为触发端口放在 always后面，发现调试总是有