CMOS模拟集成电路匹配技术及其应用

1、第27卷第6期2007年12月杭州电子科技大学学报JournalofHangzhouDianziUniversityVol.27,No.6Dec.2007CMOS模拟集成电路匹配技术及其应用吴大勇,马琪,蒋平(杭州电子科技大学微电子CAD研究所,浙江杭州310018)摘要:集成电路工艺变化引起失配,而模拟集成电路匹配特性影响电路的性能,电路达到适当的匹配已成为模拟电路设计的一个重要设计目标。该文阐述了失配的机理,分析了失配引起电路共模抑制比降低、失调和偶次失真等影响,在此基础上研究了消除一阶工艺梯度偏差的匹配版图技术,并针对一运放电路分析了匹配技术在运放版图设计中的应用。关键词:模拟集成电路;

2、版图;匹配;运放中图分类号:TN402文献标识码:A0013-040引言工艺变化引起的电路失配对电路性能影响越来越大,如何1。针对这一问题关注的重点是CMOS模拟集成电路,设,特别是CMOS电路对工艺的变化很敏感,必须采用合理的技术使电路性能对工艺变化不敏感1。该文阐述了CMOS集成电路的失配机理以及失配对电路共模抑制比、失调、线性度等性能参数的影响,并在此基础上介绍了若干以电路匹配为目的的版图设计技术,并应用匹配的版图设计技术进行一个具体运放电路的版图设计。1失配的机理现代的CMOS工艺存在一定的工艺变化。比如在光刻,刻蚀和离子注入的过程中在硅上制造的几何尺寸都会产生一定随机的变化,并与设计

3、值偏离。一般情况下元件尺寸越大,产生的与设计值的变化越小2。这是因为,如果把一个器件看成是由许多小的器件的并联,假设每一个小器件的宽度为W0,长度为L0,于是整个器件的等效长度为Leq(L1+L2+Ln)/n,从而总的变化为:1/2(2L)(1)Leq(L1+L2+n=n式中,L0是宽为W0的晶体管长度变化统计值,表明对于给定的W0,随着n的增加(尺寸的增1/2L2/n)大),Leq的变化减小。这一结论可以扩展到其它的器件参数。以上说明了器件参数由工艺偏差所造成相对于标称值的变化,而一般精确的模拟电路是基于元器件之间参数的比值,所以元件与其邻近元件的比值更重要。但是芯片不同位置上相同设计值的元

4、件的制造值是不同的,这是因为同一Wafer上各处存在工艺偏差,即在同一Wafer上扩散浓度、机械应力存在梯度,称之为工艺梯度。在整个Wafer上梯度分布很复杂,但是在一个小范围内可以认为工艺沿某一方向变化近似为线性2,即高阶变化很小。这是采用匹配的版图技术的前提。收稿日期:2007-06-05基金项目:浙江省科技厅重大科技计划(Z10052)作者简介:吴大勇(1983-),男,浙江丽水人,在读研究生,模拟IC.杭州电子科技大学学报2007年142失配对电路性能的影响以一简单运放为例说明。对运放电路,失配引起3个重要的现象:直流失调、共模抑制比的降低和有限的偶次失真3。2.1直流失调对如图1所示

5、的简单运放,假设器件的不匹配体现为VTH1=VTH;VTH2=VTH+VTH;(W/L)1=(W/L),(W/L)2=(W/L)+(W/L);R1=RD,R2=RD+R。并假设=0,且忽略COX的失配。则如文献3中所述,输入失调电压为:()R(2)VOS,in=+-VTHRDnCOX()LL式中,(W/L)是输入晶体管尺寸失配、VTH是阈值电压失配、R是负载失配,它们都造成运放失调。2.2共模抑制比降低当输入晶体管对和负载电阻存在失配时,对如图1所示的简单运放,共模到差模的增益为:(3)|A-+m2SS式中,M11=2的跨导gm2=gm+gm,gm和RD分别为输入晶体管和负载的失调。M-DM成

6、反比。由式3可知,越大的失配会产生越大的共模到差模的增益,即造成越小的共模抑制比。2.3偶次失真对称的差分电路可以消除偶次失真,而对称性的失配引入了有限的偶次失真3。如图2所示差分对的两条信号通路,假设y1a1x1+a2x12+a3x13和y2b1x2+b2x22+b3x23,且x1=-x2,于是:y1-y2=(a1+b1)x1+(a2-b2)x12+(a3+b3)x13当存在失配时a2b2,即存在偶次失真。图1一个简单运放图2差分对的两条信号通路3版图设计中的匹配技术失配是由工艺偏差造成的,而版图与工艺是直接联系的,可以采用适当的版图技术来达到电路的匹配要求。第6期吴大勇等:CMOS模拟集成

7、电路匹配技术及其应用153.1元件尺寸的选取工艺的不确定性造成了元件参数的随机变化,而这种变化与面积的平方根成反比,在文献4中指出可以选取较大的尺寸来获得好的匹配特性。3.2共质心版图技术在文献4中,介绍了共质心版图技术,如图3所示可以说明共质心版图的思想4。假设有一对需要精确匹配的电阻A和B,把它们拆分为两部分,质心处方块电阻值为R,电阻值变化的梯度为K,假设图3中每一矩形表示一方块,电阻A到质心的距离是L1,电阻B到质心的距离是L2,那么RA=(R-KL1)+(R+KL2)+(R+KL1)=2R,RB=(R-KL2)=2R,即RA=RB,理论上电阻A和B可以实现匹配。这个特性可以推广到其它

8、参数,这是因为在质心两边的工艺偏差刚好相互抵消,所以当两个元件的质心相同,且有相同的方向排列时,能够很好实现匹配4。如图4所示,为了达到更好的匹配考虑垂直方向的工艺偏差,即确保垂直方向也能对称。图图4两维的元件版图拆分4匹配技术在电路版图设计中的具体应用如图5(a)所示,是一个运放电路5。运放输入差分对的匹配特性对运放的共模抑制、输入失调等性能影响最大6,是运放最关键的模块,要求达到高精度的匹配。在输入差分对的版图设计中,采用了如图4所示的匹配特性更好的结构,如图6所示。运放负载电容的匹配特性影响了电路的高频性能,并且电容占用了很大的电路面积,所以版图设计不仅要考虑匹配,还要兼顾面积约束。在负

9、载电容的版图设计中,采用如图3所示的布局更紧凑的技术,如图7所示。运放整体的布局是使得差分对的两条信号通路尽量得对称,尽量使器件和互联都达到适当的匹配。总的版图设计如图5(b)所示,版图整体成矩形,紧凑节约了空间,对版图提取出的网表进行仿真,得到运放得系统失调为1.5uV,共模抑制比为51.8dB,可知电路实现了好的匹配。图5运放电路及其整体版图杭州电子科技大学学报2007年16图6输入差分对及其版图图75结论,。版图是IC设计中与工艺连接最紧密的一环,。参考文献1程未,冯勇建.集成电路版图(layout)设计方法与实例J.现代电子技术,2003,46(3):77-78.2AlanHastin

10、gs.TheArtofAnalogLayoutM.北京:电子工业出版社,2006:511-531.3毕查德拉扎维.陈贵灿,程军译.模拟CMOS集成电路设计M.西安:西安交通大学出版社,2003:376-382.5RobertA,Pease.Commentson”analoglayoutusingALAS!”J.IEEESolid-StateCircuits,1996,31(9):1364-1365.6MarcelM,AadJ,AatonG.MatchingpropertiesofMOSTransistorsJ.IEEESolid-StateCircuits,1989,24(5):1433-1440.MatchingTechniqueofCMOSAnalogICDesignandItsAppl