课程设计 数字钟的设计

1、淮海工学院课程设计报告书课程名称：数电技术课程设计题 目：数字钟的设计系 （院）： 电子工程学院 学 期：专业班级：姓 名：学 号：评语：成绩：签名：日期：1 绪论现在我国的电子业发展非常快速，电子业的发展有利于钟表业的发展。在中国钟表发展史上，国产机芯研制的失败已经成为过去，“组装业”作为新兴钟表工业的起步阶段也已成为过去。一支新的充满智慧的钟表精英在成长。我们相信在科技高速发展的今天，钟表业运用当今材料工业、电子工业和其他领域的最新技术，一定会生产出代表中国科学水平的产品。我们希望钟表业的精英们在提高制造技术水平中不断创新，培育出拥有自主知识产权的品牌。这正是中国钟表业发展的希望。数字钟被

2、广泛用于个人家庭,车站, 码头、办公室等公共场所,成为人们日常生活中的必需品。由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,运用超过老式钟表, 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。2 设计目的1、巩固加深对数字电子技术基础知识的理解，提高综合运用所学知识的能力，熟悉集成电路的使用方法。2、通过查找资料、选方案、设计

3、电路、仿真或调试、写报告等环节的训练，培养学生独立分析问题、解决问题能力。3、了解电子线路设计的工程、工艺技术规范，学会书写设计说明书。 4、了解与掌握常用电子仪器的使用方法，及简单的制版、焊接、组装、调试工艺过程。5、培养学生严肃、认真的科学态度和工作作风。6、掌握数字钟的设计、组装与调试方法。3 设计内容及要求1、设计一个具有“时”、“分”、“秒”显示的电子钟（23小时59分59秒）。应具有校时功能。2、用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试。3、画出框图和逻辑电路图，写出设计、实验总结报告。4 系统框图振荡器产生的信号经过分频器作为产生秒脉冲，秒脉冲送入计数器，计数结果

4、经过“时”、“分”、“秒”，译码器，显示器显示时间。其中振荡器和分频器组成标准秒脉冲信号发生器，由不同进制的计数器，译码器和显示电路组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”，“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器，译码器，显示器构成；“分”、“秒”显示分别由六十进制的计数器，译码器，显示器构成；校时电路实现对时，分的校准。数字时钟基本原理的逻辑框图如下所示：图1 数字时钟基本原理的逻辑框图5 单元电路设计、参数计算和器件选择由图1的数字时钟基本原理的逻辑框图知其由振荡器、分频器、计数器、译码器、显示器、校正电路组成。5.1 振荡器4MHz的石英晶体构成振

5、荡器。74LS160构成分频器，对石英晶体振荡器分频。74LS160分别组成六十进制的秒计数器、六十进制分计数器、二十四进制时计数器。用74LS00及74LS04芯片构成时间校准电路。使用由4MHz的石英晶体振荡器和由74LS160构成的分频器构成的产生震荡周期为一秒的标准秒脉冲，把振荡周期为一秒的标准秒脉冲输入秒计数中，把秒计数器地进位输出作为分计数器的CP脉冲，分计数器的进位输出作为时计数器的CP脉冲。由于4MHz石英晶体振荡器产生的频率为4MHz，造成分频电路复杂，整个电路分频较困难，信号发生电路比较复杂。而555定时器构成的多谐振荡器的震荡频率输出信号频率为100Hz，分频电路比较容易

6、实现。整体信号发生电路简单。555定时器（又称时基电路）是一个模拟与数字混合型的集成电路。555定时器是一种应用极为广泛的中规模集成电路。该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器。因而广泛用于信号的产生、变换、控制与检测。目前生产的定时器有双极型和CMOS两种类型，其型号分别有NE555(或5G555)和C7555等多种。它们的结构及工作原理基本相同。通常，双极型定时器具有较大的驱动能力，而CMOS定时器具有低功耗、输入阻抗高等优点。555定时器工作的电源电压很宽，并可承受较大的负载电流。双极型定时器电源电压范围为516V，最大负载电流可达200mA；CM

7、OS定时器电源电压范围为318V，最大负载电流在4mA以下。采用集成电路555定时器与RC组成多谐振荡器，如图2所示。 图2 集成电路555定时器与RC组成多谐振荡器 图3 555多谐振荡器仿真结果555定时器组成多谐振荡器，多谐振荡器产生OUT的信号频率。电阻、电容参数值计算如下： C2为电路的滤波电容，提高电路的稳定性，一般选取0.01F.因为信号发生电路频率为1Hz，所以其3脚输出的信号周期为0.01s .555定时器组成的多谐振荡器频率计算公式：选取以上的电阻、电容，多谐振荡器产生100Hz信号。表1555定时器的功能表清零端RET高触发端THR低触发端TRIQn+1放电管T功能00导

8、通直接清零10导通置011截止置11Qn不变保持5.2 分频器分频器的功能主要有两个：一个是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号，如仿电台报时用的1000Hz的高音频信号和500Hz的低音频信号等。在本设计过程中将多次用到74LS160，这里对它的引脚图以及功能做一下介绍（如表2、表3、表4）。表2设计过程中所画的图中74LS160的引脚介绍74LS160逻辑符号各引脚端名称A B C D置数端QA QB QC QD输出端ENT ENP工作状态控制端CLK信号输入端LOAD预置数控制端CLR异步置零（复位）端RCO进位输出端表374LS160的功能表74LS160的功能表CLK

9、CLRLOADENP ENT工作状态×0×××置零10××预置数×110 1保持×11× 0保持（RCO=0）111 1计数表474LS160的真值表74LS160的真值表CLKQDQCQBQA00000100012001030011401005010160110701118100091001100000通过对74LS160的功能表（表2）的观察可知，使用74LS160实现十进制计数器的功能时，ENP端和ENT端均要接1，CLK端和ROAD端不用的要接1。振荡器产生的时间标准信号通常频率很高，要使它变成能

10、用来计时的“秒”信号，需要用分频器来完成。分频器的级数和每级的分频次数要根据振荡频率及时基频率来决定。若选用的时基频率为100Hz，因此分频器采用了2级74LS160作分频器。图4 分频器及逻辑分析仪分析 使用Multisim11软件进行分析，采用1KHz的信号进行模拟分析，可看到频率被逐级分频。当信号通过第一级分频器时，信号变为100Hz，到第二级时，信号变为10Hz。（第一行为第一级仿真信号，第二行为第二级仿真信号）本次课程设计使用555定时器所构成的谐振电路，可直接产生1Hz电路，故不使用分频器。即通过调整R3阻值变化或者调整C2电容值来完成。5.3 译码器与显示器74LS247是驱动共

11、阳极数码管的显示译码器。图5为74LS247的逻辑符号及引脚排列图。LED数码显示器是一种七段显示器，它由七个发光二级管装封而成，如图 所示，七段的不同组合能显示出十个阿拉伯数字。 图5 LED和译码器本次课程设计采用将LED和译码器集成好的DCD_HEX，如图6所示。图6 DCD_HEX5.4 计数器5.4.1 60进制数因为秒计时，和分计时都是六十进制计数，所以在此将它们归在一起。秒计时电路使用原理为六十进制计数，当计数器记到59时，再来一个计数脉冲，计数器进位输出变为1，送到更高一级的计数电路中去，同时自身置0。下面是六十进制计数器具体工作原理：选用2片74LS160来实现60进制同步递

12、增计数器，其中个位数计数器接成十进制计数器。十位计数器选用QC与QB做反馈端，经与非门74LS00输出控制端控制清零端，接成六进制形式。其中分个位、秒个位及时个位是十进制，分十位和秒十位是六进制现。十位只能显示0,1,2,3,4,5数字。XFG1为信号发生器，来提供脉冲信号进行仿真。60时进制电路结构如图7所示： 图7 60进制显示电路原理图 图8 逻辑分析仪分析60进制电路波形图6，7，8，9，2，3，4，5端分别接到各位计数器QA,QB,QC,QD和十进制计数器QA,QB,QC,QD端完成仿真。从图8逻辑分析仪分析60进制电路波形图可以看出各位计数器和十位计数器QDQCQBQA的变化符合表

13、4 74LS160的真值表变化，各位计数器QDQCQBQA从0000到1001到1000。十位计数器QDQCQBQA从0000到0110到0000。5.4.2 24进制计数选用2片74LS160能实现二十四进制同步递增计数器，图中个位与十位计数器均接成十进制技术形式，采用同步级联复位方式。选择十位计数器的输出端QB和个位数出端QC通过与非门74LS00控制两片计数器的清零段，当计数器输出状态为00100100时，立即反馈清零。其中时十位只能显示0、1、2三个数字。 24时进制电路结构图如图9所示：图9 24进制显示电路原理图 图10 逻辑分析仪分析24进制电路波形图6，7，8，9，2，3，4，

14、5端分别接到各位计数器QA,QB,QC,QD和十进制计数器QA,QB,QC,QD端完成仿真。从图10逻辑分析仪分析24进制电路波形图可以看出各位计数器和十位计数器QDQCQBQA的变化符合表4 74LS160的真值表变化，各位计数器QDQCQBQA从0000到1001到1000。十位计数器QDQCQBQA从0000到0010到0000。5.5 校时电路秒、分、时计数器之间采用同步级连方式。敲击【S1】和【S2】键，可控制开关【S1】和【S2】将秒脉冲直接引入分、时计数器，实现分计数器和时计数器的校时，如图11所示。校时的功能是通过芯片的ENT为0或为1，来控制电路的变化。当电路正常计时时，EN

15、T端接到Co端，其中时和分的Co端是由十位QA,QC和各位RCO输出端经与门来实现。当QA,QC,RCO均为1时，ENT为1，电路实行计数功能。否者电路进行保持。ENT接到1时，电路工作进行校时。 图11 分时、时时校正电路6 完整电路图及工作原理 图12 数字钟电路图由图12可以清楚得看出整个数字时钟的总体工作原理和整个工作过程：由两个60进制计数器同步递增计数器分别构成秒钟计时器和分时计数器，由24进制同步递增实现小时计数。由555和RC构成的振荡器产生的1Hz的秒脉冲信号，计数器进入60进制的“秒”计时，“秒”的分位进入60进制的“分”计时，最后，由分的“时”进位进入24进制的“时”计时

16、。在电路中，还有由门电路和开关构成的校时电路对电路的“时”，“分”进行校时，得到正确的时间。图2-图10各个部分功能的电路和图12的总体数字时钟的电路均在电子电路计算机仿真软件Multisim11中进行调试和仿真得到的。7 电路组装调试本次课程设计仿真使用了函数信号发生器、四通道示波器、逻辑分析仪等。在电路调试过程中分块进行调试，每块成功后再进行整体连线，来进行整体调试。由图12中所示的数字钟电路图按照信号的流向分级安装，逐级级联。这里的每一级是指组成数字中的各个功能电路。在电路连接过程中也遇到种种问题，例如元器件参数设置，可以通过书籍及网络来查看。级联时如果出现时序配合不同步，或剑锋脉冲干扰

17、，引起的逻辑混乱，可以增加多级逻辑门来延时。如果显示字符变化很快，模糊不清，可能是由于电源电流的跳变引起的，可在集成电路器件的电源端Vcc加退藕滤波电容。通常用几十微法的大电容与0.01F的小电容相并联。通过运用数字集成电路设计的24小时制的数字电子时钟，经过试验，成功实现了一下基本功能：1.能准确计时，以数字形式显示时、分、秒的时间。2.能定时控制，且能校正时间（通过开关调时、分）。8 电路设计总结本设计主要采用的是计数器、门电路等器件，虽然器件使用数量比较多，但相对来说，不是很复杂。此课题的核心价值是他让我们把理论知识转化为实际知识，对电路进行分块，在分模块具体落实。对于具体模块电路的构成

18、有很多不同的设计方法。此次设计的优点是本设计所需要的元器件比较常见，总体实现起来比较方便。但缺点是在设计当中首先是555定时器产生的OUT信号，应为实际电阻、电容值的限制，产生的信号不是1Hz，故不是标准秒脉冲。9 系统所需的元器件表5 系统所需元器件名称类型数量电阻10k133k149.9k1电容0.1F10.01F1TTL74LS00374LS08474LS1606开关单刀双置2LEDDCD_HEX6555定时器1电源VCC310 参考文献【1】阎石.进制，555定时器应用举例.北京：高等教育出版社【2】何其贵.分频器.北京：北京理工大学出版社【3】王冠华.Mulitisim11电路设计及其应用.北京：国防工业出版社【4】吕思忠，施齐云.数字电路实验与课程设计.哈尔滨:哈尔滨工程大学出版社【5】欧阳星明.数字系统逻辑设计.北京：电子工业出版社【6】卢结成，高世忻.电子电路实验及应用课题设计.合肥：中国科学技术大学出版社11 收