两级CMOS运算放大器的设计与spectrum仿真

1、LAB2两级CMoS运算放大器的设计图1两级CMOS运算放大器Vout:基本目标:参照CMOS模拟集成电路设计第二版p223.例设计一个CMOS两级放大器，满足以下指标:Av 5000VV(74db)VDD2.5VVSS2.5VGB 5MHzCL 10pFSR 10V / SVOUt 范围=2VICMR 12VPdiSS2mW相位裕度：60o为什么要使用两级放大器，两级放大器的优点：单级放大器输出对管产生的小信号电流直接流过输出阻抗，因此单级电路增益被抑制在输出对管的跨导与输岀阻抗的乘积。在单级放大器中，增益是与输岀摆幅是相矛盾的。要想得到大的增益我们可以采用共源共栅结构来极大地提高输岀阻抗的

2、值，但是共源共栅结构中堆叠的MOS管不可避免地减少了输出电压的范围。因为多一层管子就要至少多增加一个管子的过驱动电压。这样在共源共栅结构的增益与输岀电压范围相矛盾。为了缓解这种矛盾引进了两级运放，在两极运放中将这两点各在不同级实现。如本文讨论的两级运放，大的增益靠第一级与第二级相级联而组成， 而大的输岀电压范围靠第二级这个共源放大器来获得。典型的无缓冲CMOS运算放大器特性边界条件要求工艺规范见表2、3电源电压2.5V10%电源电流100 M a工作温度范围070°特性要求增益70dB增益带宽5MHz建立时间1 S摆率5V SICMR1.5VCMRR60dBPSRR60dB输出摆幅1

3、.5V输出电阻无，仅用于容性负载失调10mV噪声I100 nV十 HZ（1kHz 时）版图面积5000（最小沟道长度）2表1典型的无缓冲CMoS运算放大器特性二：两级放大电路的电路分析：图1中有多个电流镜结构，M5,M8组成电流镜，流过M1的电流与流过M2电流di,2 Id3,4 Id5 /2 ,同时M3，M4组成电流镜结构，如果M3和M4管对称，那么相同的结构使得在X, y两点的电压在 Vin的共模输入范围内不随着Vin的变化而变化，为第二极放大器提供了恒定的电压和电流。图1所示，CC为引入的米勒补偿电容。表2m工艺库提供的模型参数CSMC Double PoIy MiX CMOS ProC

4、eSS model工艺参数VthGt OXGNMOSPMOS单位VmcmV S表3 一些常用的物理常数常数符号常数描述值单位KT室温下214.144 10J0自由空间介电常数8.854 10 14ox二氧化硅的介电常数3.5 10-13FCm利用表2、表3中的参数COXOX / tox0Cox计算得到2KN 110 A/V2KP 62 AN第一级差分放大器的电压增益为:gm1A/1gds2gds4(1)第二极共源放大器的电压增益为g m6A/2gds6 gds7(2)所以二级放大器的总的电压增益为AAVI A/2gm1g m62 gm2gm6gds2gds4 gds6 gds75( 24)6(

5、3)相位裕量有180o1 GB 1 GB 1 GB tan (PI) tan (P2) tan (ZI)60o要求60°勺相位裕量，假设RHP零点高于10GB以上tan11 GBZtan(P2)ta n1(0.1)1200tanI(GB)24.30所以P2P22.2GBg m6CL22（詈）由于要求60o的相位裕量，所以g m6CC10管gm610gm2(4)2 2C可得到 CCL 0.22CL =10因此由补偿电容最小值，为了获得足够的相位裕量我们可以选定Cc=3pF考虑共模输入范围：在最大输入情况下，考虑M1处在饱和区，有VDDVSG3VnVIC(ma)VnVTNIVIC (ma

6、)VDDVSG3VTNI在最小输入情况下，考虑M5处在饱和区，有Vc(min)VSS VGSIVDSat 5而电路的一些基本指标有VIC (min)VSS VGSIVDSat 5( 5)P1gm1AVCCg moP2GB是单位增益带宽P1是3DB带宽Zl GBgA> P1CC(6)(7)(8)GB Cr(9)CMR:正的CMR Vin(最大)=V)DF匚VT 3 (最大)Vt1 (最小)负的CMR Vin(最小)=SIVTI (最大)V)S5(饱和)1(10)(12)由电路的压摆率 SR 仏 得到CCd5 =(3*10-12)()10*106)=30 A(为了 一定的裕度，我们取 ire

7、f 40 A)则可以得到，1 d1,21 d3,4 Id5 / 220 A3(K3)VddICMR的要求计算(WL)311/1I 52VSG3 VTNI4=11/1所以有由 GB gm1 , GB=5MHz,我们可以得到 gm 5 106 23 10 12 94.2 SCC2即可以得到(WL)1 (WL)2g4m12/12Kn1用负ICMR公式计算VDSat5由式(12 )我们可以得到下式Vc(mi n) VSS VGSI VDSat 5如果Vds5的值小于100mv ,可能要求相当大的 (W / Lb ,如果VDSat5小于0,贝U ICMR的设计要 求则可能太过苛刻，因此，我们可以减小I5

8、或者增大(WL)5来解决这个问题，我们 为了留一定的余度我们 VIC (min)等于为下限值进行计算I 1VDSat 5 VIC (mi n)(匹)2 Vtn1 VSS1则可以得到的VDSat5进而推岀2( I 5)S5 (WL)5 K '5、211/1K 5 (VDSat 5 )即有(W / L)5(W / L)811/1为了得到60°勺相位裕量，gm6的值近似起码是输入级跨导gm1的10倍(alien书例)，我们设gm6 10gm1 942 S ,为了达到第一级电流镜负载(M3和M4 )的正确镜像，要求Vsg4 Vsg6 ,图中x, y点电位相同我们可以得到(W / L)

9、6(W/ L)4-gm6 64/1g m4进而由gm6.2Kp(WL)6% 我们可以得到直流电流1d6 1 d72g m62gm62K6(WL)6 2K；S6 113.7 A同样由电流镜原理，我们可以得到Id7(W/ L)7 卫(WL)532/11 d5三：指标的仿真和测量电路基本元件的SPiCe网表ib'c:s yno psys' ttml X VinVn VSS mn w=2u l=1um2 y Vin Vn VSS mn w=2u l=1um3 X X Vdd Vdd mp w=11u l=1um4 y X Vdd Vdd mp w=11u l=1um5 Vn 3 VSS

10、 VSS mn w=11u l=1um6 Vout y Vdd Vdd mp w=64u l=1um7 vout 3 VSS VSS mn w=32u l=1um8 3 3 VSS VSS mn w=11u l=1uIref Vdd 3 40uVdd Vdd 0 dcVSS VSS 0 dcVin Vin 0 dc 0.end1、DC分析CCRMfltinW图2 VOUT、M5管电流、M7管电流、VX与Vy与输入共模电压变化的关系Vss<v in <Vth+VssM1,M2,M3,M4 工作在截止区。由于管子宽长比的设定而使得M1,M2,M3,M4 都工作截止区时 V（X），V（y

11、）点的的电压大约在左右，因此M6的VSg小于其阈值电压，M6处于截止状态。此时M5,M7的VgS相等为定值，即为 M8与电流源内阻的分压，且大于其阈值电压，故M5,M6管子应当处于饱和或者线性区，而此时VSS的电流接近40u ,即接近Iref,所以M5，M7管子电流接近0,因此我们可以得到 M5,M7管都处于线性区。Vi n> Vth+VssM3，M4工作在饱和区。而由于此时电流不是很大，导致VSG 3,4不是很大，这样导致 VX的电压还是比较高，所以M1，M2工作在饱和区。M5由于这个时候的电流不很大，仍然工作在线性区。即这时 M1,M2,M3,M4 都工作在饱和区， M5工作在线性区

12、.M6会随着 VX电压的下降而导通。而刚开始导通时，VoUt的比较小（这是由于M7管此时仍然处于线性区，Vds7较小），Vsd6比较大而使得M6管工作在饱和区。随着Vin的进一步的增大，M5的电流增大， M5的漏极电压也随着增大，最后一直到M1,M2,M3,M4 ，M5都工作在了饱和区。而此时Vy的电压变得恒定了。2、测量输入共模范围运算放大器常采用如图3所示的单位增益结构来仿真运放的输入共模电压范围，即把运放的输岀端和反相输入端相连，同相输入端加直流扫描电压，从负电源扫描到正电源。得到的仿真结果如图3所示（利用MoS管的GD极性相反来判断放大器的同相端与反相端）V DDVSS图3测量共模输入

13、范围的原理图图4测量共模输入范围的电路图图5运放的输入共模电压范围从图中可以得到输入共模范围满足设计指标(-1V2V)3、测量输出电压范围在单位增益结构中，传输曲线的线性收到ICMR限制。若采用高增益结构，传输曲线的线性部分与放大器输岀电压摆幅一致，图6为反相增益为10的结构，通过 R-的电流会对输岀电压摆幅产生很大的影响，要注意对其的选取，这里我们选取R-=50K ，R=60K .图8为输岀电压范围VDDVSS图6测量输岀电压范围的原理图图7测量输岀电压范围的电路图图8输出电压的范围可以看岀输岀电压摆率大概在-2V2V之间，基本满足要求4、测量增益与相位裕度相位裕度是电路设计中的一个非常重要

14、的指标，用于衡量负反馈系统的稳定性， 并能用来预测闭环系统阶跃响应的过冲， 定义为：运放增益的相位在增益交点频率时 （增益幅值等1的频率点为 增益交点），与-180 °相位的差值。图9测量增益与相位裕度的原理图(a)ml ib SUZhOU3 SChelTIatlC : Ma 22 12:37:14 2009 71SMFile Edit FraiTiQ GraPh AXiS TraCe Marker ZOOnI TooIS HelPffi ®7;|之 1 JthPl lVC7)AC Response-P-:二-：:二:=:-： =:-：- OOoOo oo 06 O 6 O

15、 5O 57 5 2 2 2115C5C11 - 订-5- 理二A sap OAKIISHiH!÷HffiM3(3.937MH 63.76def 1启4了 H石dB20(VFCWOUyVFnet028, r ., 亠56.42dB) -KrMp(I 934kHzl G3.42dB)Ill=：!：!-50'-75一ITI wc Iol 1 21o310*151 61了 JlnU 1C19free (HZ)I r丄 > Galcti* NctLiriLiIMa mode an.(b)图10运放的交流小信号分析从图中看岀，相位裕度63°,增益66dB ,增益指标未达

16、到，单位增益带宽仅有4GB左右M5管来确定。5、电路存在的问题与解决1、共模输入范围的下限可以进一步提高。这时我们观察计算过程发现它主要由为了能够使范围下限更小，我们加大M5管宽长比，以降低 M5管的饱和电压,这样M7和M8的宽长比也要按比例往上调。当(WL=501 )可以实现 指标。此时(W / L)7 144/1、(WzL)8(W/L)550/1 。这样输入共模范围指标就提高了。2、 gm6并不足够大，需要加大 M6管的宽长比来实现。以保证 gm6能够尽可能的大于10gm1， 从而实现良好的相位裕度。可以通过加大 M7管来加大电流以达到增加 gm6的目的。当然，也可 以增加M6管的宽长比来

17、实现。同时单位增益带宽过低，可以通过提高gm1来实现提高GB值, 但是注意给g m6带来的负面影响。3、增益不够大，只有 66dB多点。关于这一点，根据表达式，我们有几种解决的方案：一种是可以加大 M1和M6管来加大宽长比，以加大 gm1和gm6 ;另一种，可以加大 M1、M4、M6、M7中的管子的沟道长度(宽和长同比例增加)，来增加各级的输岀电阻。但是同比例增加M4管宽和长要注意第三极点的位置(在X点处存在镜像极点)，宽和长的同比例增加会使得镜像极点位置减小，这是因为管子的面积增大使得寄生电容加大。以减小Id7来提高增益。另外，我们还可以减小 M7管宽长比,需要解决的问题，我们需要加大M6的

18、宽长比（对以上三个方面都有正向作用），但是仅仅加大M6的宽长比，对于增益方面还不够，还需要加大M1宽长比，使得 gm增加，使得 GB值的问题也得到解决。综合以上问题的分析，我们加大M6的宽长比（1，2，3）,加大M7管宽长比（3），同比例加大M1、M2、M3、M4、M6管的宽和长（3）,最终我们得到：表4运放中功率管的计算值与仿真值MoS管W/L （计算值）W/L （仿真值）M1、M22 m/1 m8 m /2 mM3、M411 m/1 m22 m/2 mM5、M811 m/1 m50 m/1 mM664 m/1 m210 m/2 mM732 m/1 m225 m/1 m6、修改电路后的 AC

19、分析在共模输入电压分别为 -1V和+2V以及OV的条件下做交流小信号分析，得到低频小信号开环电压图11 dc=0V时的小信号仿真，增益为 dB增益的幅频与相频特性曲线，如图11图13图12 dc=2V时的小信号仿真，增益为 dB图11 dc= -1V时的小信号仿真，增益为表5三种共模输入电压下的运放小信号分析共模电压OV2V-1V低频增益dBdBGBMHZMHZMHZ相位裕度OOO7、电源电压抑制比测试因为在实际使用中的电源也含有纹波，在运算放大器的输岀中引入很大的噪声，为了有效抑制电源噪声对输岀信号的影响，需要了解电源上的噪声是如何体现在运算放大器的输岀端的。把从运放输入到输岀的差模增益除以

20、差模输入为O时电源纹波到输岀的增益定义为运算放大器的电源抑制比，式中的vdd=O ,vin=0指电压源和输入电压的交流小信号为0,而不是指它们的直流电平。需要注意的是，电路仿真时，认为MoS管都是完全一致的， 没有考虑制造时 MoS管的失配情况， 因此仿真得到的 PSRR都要比实际测量时好，因此在设计时要留有余量。PSRRAV Vdd 0AD I（13）ADD Vin 0Vdd图12 电源抑制比的原理图Jl曲上占炉时 幡51匕莒吁半冏ffinsiBucBHElKi JMMVirWIl " riiiHrt riwtialBb< nv«b Wl吕宀审 ：甲函yep I i

21、3I=Mtcpe * VrtL图13正负PSRR的测试结果我们可以计算岀低频下正电源抑制比（PSRR+为，负电源抑制比为（ PSRR）为。8、运放转换速率和建立时间分析转换速率是指输岀端电压变化的极限，它由所能提供的对电容充放电的最大电流决定。一般来说，摆率不受输出级限制，而是由第一级的源/漏电流容量决定。建立时间是运算放大器受到小信号激励时输出达到稳定值（在预定的容差范围内）所需的时间。较长的建立时间意味着模拟信号处理 速率将降低。为了测量转换速率和建立时间，将运算放大器输出端与反相输入端相连，如图14所示，输出端接IOpF电容，同相输入端加高、低电平分别为+和，周期为10s无时间延迟的方波

22、脉冲。因为单位增益结构的反馈最大，从而导致最大的环路增益，所以能用做最坏情况测量，因此采用这种结构来测量转换速率和建立时间。得到的仿真图如16。由图16可以看出，建立时间约为 S在图中波形的上升或下降期间，由波形的斜率可以确定摆率。经计算得，上升沿的转换速率SR+为V/us ,下降沿的转换速率 SR-为V/us。VDDVSS图15测量摆率和建立时间的电路图AC F?esoose图16 摆率与建立时间9、CMRR的频率响应测量差动放大器的一个重要特性就是其对共模扰动影响的抑制能力，实际上，运算放大器既不能是完全对称的，电流源的输岀阻抗也不可能是无穷大的，因此共模输入的变化会引起电压的变 化，VOUT , VIN ,CM是指共模输岀端和共