FPGA产生正弦波方法(四分之一周期)COE文件

1、FPGA产生正弦波方法（1/4周期）COE文件 本文主要介绍通过查表法产生正弦波。涉及利用matlab生成四分之一周期的正弦相位、幅值对应表，生成COE文件的IP核方法，FPGA编程产生数字正弦信号。 正弦信号，是一个模拟信号。FPGA只能产生数字信号。因此需要用DA将数字量转化为模拟量。这里采用modelsim的模拟波形显示，不叙述DA转换相关知识了。产生正弦信号的方法有很多，这里用的是查找rom的方法，产生正弦信号。正弦信号，是一个幅值介于-1和1之间周期变化的模拟量，因此只需要将1/4周期的值存进rom里，其波形就可以根据这1/4周期幅值的变化得到。 matlab产生正弦信号的值。以0.

2、01为步长，从0采集到pi/2，共158个点。x = linspace(0, pi/2,158); 因sin的幅值值是小数，而FPGA不能表示小数，我们把幅值乘以12位二进制后取整实现幅值整数化。即幅值放大4096倍。例如幅值为0.3，而0.3*212=1228.8，取整为1229。当然这样表示会有一定误差，但可以根据精度需要调整参数，使误差可接受。 生成ROM。这里rom用的是ISE的IP rom。将matlab生成的数据存入rom里面，读取rom的值，即可生成正弦信号。首先是生成rom的初始化文件。Xilinx的rom的初始化文件的后缀为.coe。这个特殊文件有固定的格式如下： 文件前面两

3、行的内容是固定的。MEMORY_INITIALIZATION_RADIX=10;表示下面的数字是10进制数，后面的数据是依次存入rom的值，以逗号分开，最后以一个分号结束。生成初始化文件的matlab程序如下所示：fid = fopen('sin_rom.txt','w');fprintf(fid,'MEMORY_INITIALIZATION_RADIX = 10;n');fprintf(fid,'MEMORY_INITIALIZATION_VECTOR =n');for i = 0:1:pi/2*100y = sin(i/100

4、);rom =floor( y * 212);if i = 157fprintf(fid,'%d;',rom);elsefprintf(fid,'%d,',rom);endif mod(i,10)=0 && i = 0fprintf(fid,'n');endendfclose(fid); matlab生成的文件是.txt文件。将后缀直接改为.coe即可。然后复制到ISE分工程目录下。 初始化文件生成后，剩下就是编写verilog代码。 首先建一个工程，然后新建一个IP。 找到rom，打开。设置按如下设置：这里是设置位宽，采用的是1

5、3位（第一位为符号位，后面12位为数据位）来显示sin的值。因此这里是设置为13.深度是因为要存158个值，所以这里设置为158. 将刚刚生成的.coe文件载入，生成即可。接着就是编写verilog代码了。首次查看用ip生成的rom的例化代码.sin_rom your_instance_name (.clka(clka), / input clka.addra(addra), / input 7 : 0 addra.douta(douta) / output 12 : 0 douta);从上面的程序可看出，只需要给时钟信号，和输入地址，就可以了。输出的就是正弦的数字信号了。分析正弦信号，前1/

6、4个周期，地址从0自加，一直加到157（1/4个周期的点数）。然后再自减，减到0。然后进入到负半周，负数的表示是以二进制的补码来表示的，即绝对值数的二进制取反在加1。 编写地址自加自减的代码，然后再根据地址的值，判断输出值的正负，如为负数，则取反加1后再输出。代码，如下所示：module sin_top(input clk, /输入时钟信号input 9:0 address, /输入地址信号output reg 12:0 data_out /输出sin的数字值);reg 7:0 add;wire 12:0 douta;/ 以下是判断地址的值always * beginif( address &

7、lt;= 157 )add = address;else if( address <= 314 )add = 10'd314 - address;else if( address <= 471 )add = address - 10'd314;else if( address <= 628 )add = 10'd628 - address;elseadd = 0;end/例化之前生成的sin_romsin_rom u1_sin_rom (.clka(clk), / input clka.addra(add), / input 7 : 0 addra.d

8、outa(douta) / output 12 : 0 douta);/ 判断输出值是正数还是负数。always * beginif( address <= 314)data_out = douta;else if( address <= 628 )data_out = douta + 1'b1;elsedata_out = 0;endendmodule程序写好了，剩下就是要仿真了。仿真的testbench，只需要输入时钟和地址信号就可以了。地址信号一直加一，直到不小于628，刚好一个周期结束。就返回0值，在继续自加。测试代码如下所示：module sin_top_test

9、;/ Inputsreg clk;reg 9:0 address;/ Outputswire 12:0 data_out;/ Instantiate the Unit Under Test (UUT)sin_top uut (.clk(clk),.address(address),.data_out(data_out);always#5 clk = clk;initial begin/ Initialize Inputsclk = 0;address = 0;/ Wait 100 ns for global reset to finishwhile(1)begin(negedge(clk);if( address < 628 )