第4章存储器电路

1、4.1 OMAP4460存储空间存储空间 4.2 RAM存储器存储器4.3 ROM存储器存储器4.4存储卡接口电路设计存储卡接口电路设计 芯片上的内存被划分为芯片上的内存被划分为L3 OCM RAM、ROM区、区、RAM区和存储器内子系统（区和存储器内子系统（Cortex-A9、Cortex-M3、ABE和和IVA-HD）。）。L3 OCM RAM，56KB片上片上SRAM；4KB保存和恢复（保存和恢复（SAR）ROM；RAM区由四大块区由四大块8KB组成，器件进入关闭模式时，它组成，器件进入关闭模式时，它可以用来作为系统环境变量保存存储器。可以用来作为系统环境变量保存存储器。SDMA控制器：

2、高达控制器：高达127请求，请求，32 优先级逻辑信道，优先级逻辑信道，25664位位FIFO；动态内存管理（动态内存管理（DMM）模块：它执行全局地址翻译，）模块：它执行全局地址翻译，地址旋转，以及交错访问。地址旋转，以及交错访问。 有两个主要的接口，用于连接外部存储器：通用存储器控有两个主要的接口，用于连接外部存储器：通用存储器控制器（制器（GPMC）和双通道）和双通道SDRAM控制器（控制器（SDRC），图形加速），图形加速器（器（SGX）。）。GPMC支持如下存储器：支持如下存储器： 异步异步SRAM存储器；存储器； 异步异步/同步同步NOR Flash存储器；存储器； NAND Fl

3、ash存储器；存储器； 伪伪SRAM器件；器件； SDRC/EMIF；支持设备之间的连接；支持设备之间的连接；LPDDR2型存储器型存储器,它支持双倍数据速率（它支持双倍数据速率（DDR）和单）和单数据速率（数据速率（SDR）的协议）的协议,EMIF是是Cortex-A9微处理器微处理器的的LPDDR2 SDRAM/NVM子系统、子系统、ISS、IVA-HD子系子系统、图形加速器（统、图形加速器（SGX）和）和DMA控制器之间的接口；控制器之间的接口；DDR物理接口物理接口PHY，实现符合，实现符合JEDEC LPDDR2要求的要求的数据速率转换。数据速率转换。 OMAP设备支持的外围设备提供

4、了一套全面、灵设备支持的外围设备提供了一套全面、灵活和高速（活和高速（HS）接口，以及片上编程资源。）接口，以及片上编程资源。 在在Cortex-A9微处理器单元（微处理器单元（MPU）有一个）有一个32位位的地址端口，根据不同的目标类型，可以把的地址端口，根据不同的目标类型，可以把4 GB的空的空间分割成几个区域进行处理。间分割成几个区域进行处理。 存储器映射包括了以下的功能（以及功能共享，例存储器映射包括了以下的功能（以及功能共享，例如如Cortex-A9的的MPU子系统或图像和视频加速器子系统或图像和视频加速器IVA-HD子系统）。子系统）。内存空间：通用内存控制器（内存空间：通用内存控

5、制器（GPMC）动态内存管理器（动态内存管理器（DMM）寄存器空间：寄存器空间：3级（级（L3）和）和4级（级（L4）互连）互连专用空间：专用空间：IVA-HD子系统的图形加速器（子系统的图形加速器（SGX）等。）等。 GPMC和和DMM专用于存储器的连接。专用于存储器的连接。 GPMC用于用于NOR/NAND闪存和静态闪存和静态RAM（SRAM）的存储器。）的存储器。 DMM用于同步动态随机存取存储器（用于同步动态随机存取存储器（SDRAM）的存储，如单数据速率）的存储，如单数据速率SDR SDRAM或移动双倍数据速率或移动双倍数据速率DDR SDRAM。 L3互连允许共享资源，如外围设备和

6、外部的片上存储器。互连允许共享资源，如外围设备和外部的片上存储器。 L4互连外围设备的互连外围设备的访问控制。访问控制。 OMAP4460的存储空间系统是分层次的：的存储空间系统是分层次的：1级（级（L1）、）、2级级（L2）、）、L3和和L4。Cortex-A9微处理器的微处理器的L1和和L2，包括，包括Cortex-M3微控制器、数字信号处理器（微控制器、数字信号处理器（DSP）子系统的存储器。）子系统的存储器。L3处处理许多类型的数据传输、数据交换与系统内部理许多类型的数据传输、数据交换与系统内部/外部（外部（on-chip/external）存储器。）存储器。 L3和和L4实现芯片级互

7、连。包括一个实现芯片级互连。包括一个L3和和4个个L4S，实现所有，实现所有模块和子系统之间的通信。模块和子系统之间的通信。 1960年，年，IBM大型主机主要采用磁芯存储器。磁芯存储器不但容易损大型主机主要采用磁芯存储器。磁芯存储器不但容易损坏，而且价格昂贵、速度慢，为解决磁芯存储器存在的不足，当时科学家提坏，而且价格昂贵、速度慢，为解决磁芯存储器存在的不足，当时科学家提供了诸多设计方案。但这些方案与磁芯存储器相比，不但技术原理更加复杂供了诸多设计方案。但这些方案与磁芯存储器相比，不但技术原理更加复杂，而且造价也更昂贵。罗伯特，而且造价也更昂贵。罗伯特登纳德博士在一个座谈中了解到，薄膜磁存储

8、登纳德博士在一个座谈中了解到，薄膜磁存储技术采用了一块小磁体和邻近的一对信号线能实现技术采用了一块小磁体和邻近的一对信号线能实现1个比特（二进制位）的存个比特（二进制位）的存储。几个月后登纳德博士提出了一个设想，即二进制位可以存储在电容上，储。几个月后登纳德博士提出了一个设想，即二进制位可以存储在电容上，一个场效应管（一个场效应管（FET）可以用于控制充放电。在经过长时间的研究后，登纳）可以用于控制充放电。在经过长时间的研究后，登纳德博士最终发明了可存储少许数据、基于单晶体管设计的存储单元：德博士最终发明了可存储少许数据、基于单晶体管设计的存储单元：D-RAM芯片。随着个人电脑（芯片。随着个人

9、电脑（PC）的兴起，罗伯特）的兴起，罗伯特登纳德的这项发明的意义逐渐显登纳德的这项发明的意义逐渐显现出来。现出来。 写入的时候在需要写入的磁芯所对应的XY坐标线上各输入稍高于50%磁环磁化阈值的电流，所以这样只有XY坐标对应的那个磁芯上会同时在两条线中都有电流，叠加之后会超过阈值的电流，磁芯因而磁化或者改变磁化方向从而写入一位数据，而其他所有的磁芯内通过的电流或者是0，或者是50%磁化阈值，都达不到磁化电流不能被磁化，所以没有数据写入。 读出的时候比较复杂，分别在XY送入读出电流，读出电流的大小和写入的时候一样也是略大于50%磁化阈值的电流，读出电流的方向我们是事先知道的，这样在XY寻址坐标所

10、对应的那个磁芯里就会有超过阈值的电流，如果它的本来磁场方向和读出电流所对应的磁场方向相反的话，那么由于磁芯的磁性状态发生翻转，有巨大的磁通量变化，在斜穿的读出线上就会有大的感应电流，所以我们就知道这个磁芯存储的是和读出信号相反的数据。如果它的本来磁场方向和读出电流所对应的磁场方向一样的话，那么由于磁芯的磁性状态没有发生变化，在斜穿的读出线上就不会有感应电流，所以我们就知道这个磁芯存储的是和读出信号相同的数据。磁芯中的数据就这样被读出了，不过这还没有完，因为值得注意的是这时候在读完数据之后显然无论原来磁芯上存的是什么数据，读过之后就都被写成同样的读出数据了，也就是这个读出是破坏性的，所以必须有个

11、办法在读出之后恢复存储的数据。所以读完之后还需要立即另外重新再写一遍原先的数据进去，恢复本来的数据，方法就是前述的写入数据的方法，用放在缓存中的磁环中原来存储的数据写回去。所以磁芯存储器的读相当麻烦，也比较慢。读出时没被选中的磁芯和写入时一样，都不会改变磁性状态而产生感应电流，所以不会被读出也不会干扰被选中的磁芯读出数据。 SRAM（Static RAM）是一种具有静止存取功能的存储器）是一种具有静止存取功能的存储器，不需要刷新电路即能保存它内部存储的数据。不像，不需要刷新电路即能保存它内部存储的数据。不像DRAM内内存那样需要刷新电路，每隔一段时间，固定要对存那样需要刷新电路，每隔一段时间，

12、固定要对DRAM刷新充刷新充电一次，否则内部的数据即会消失。因此电一次，否则内部的数据即会消失。因此SRAM具有较高的性具有较高的性能，但是能，但是SRAM的集成度较低，设计相同容量的内存，的集成度较低，设计相同容量的内存，SRAM需要比需要比DRAM更大的体积。更大的体积。 RAM最显著的优点就是速度非常快，在快速读取和刷新时最显著的优点就是速度非常快，在快速读取和刷新时能够保持数据完整性，因而被广泛应用在各个领域。能够保持数据完整性，因而被广泛应用在各个领域。 DRAM（Dynamic RAM）即动态）即动态RAM，是，是RAM家族中最家族中最大的成员。通常所讲的大的成员。通常所讲的RAM

13、即指即指DRAM。 RAM的动态存储单元是利用的动态存储单元是利用MOS管栅极电容可以存储电荷管栅极电容可以存储电荷的原理制成的。存储单元的结构能做得非常简单，普遍应用于大的原理制成的。存储单元的结构能做得非常简单，普遍应用于大容量、高集成度的容量、高集成度的RAM中。由于栅极电容的容量很小（通常仅中。由于栅极电容的容量很小（通常仅为几皮法），而漏电流又不可能绝对等于零，所以电荷保存的时为几皮法），而漏电流又不可能绝对等于零，所以电荷保存的时间有限。为了及时补充漏掉的电荷以避免存储的信号丢失，必须间有限。为了及时补充漏掉的电荷以避免存储的信号丢失，必须定时给栅极电容补充电荷，通常将这种操作称为

14、刷新或再生。因定时给栅极电容补充电荷，通常将这种操作称为刷新或再生。因此，此，DRAM工作时必须辅以必要的刷新控制电路，同时也使操作工作时必须辅以必要的刷新控制电路，同时也使操作复杂化了。复杂化了。 在进行写操作时，字线给出高电平，使在进行写操作时，字线给出高电平，使T导通，位线上的数导通，位线上的数据便通过据便通过T被存入被存入CS中。在进行读操作时，字线同样给出高电中。在进行读操作时，字线同样给出高电平，使平，使T导通，导通， CS经经T向位线上的电容向位线上的电容CB提供电荷，使位线获提供电荷，使位线获得读出的信号电平。得读出的信号电平。 SDRAM（Synchronous Dynami

15、c Random Access Memory）即同步动态随机存取存储器。同步是指）即同步动态随机存取存储器。同步是指Memory工作工作需要同步时钟，内部命令的发送与数据的传输都以它为基准；需要同步时钟，内部命令的发送与数据的传输都以它为基准；与系统总线速度同步，也就是与系统时钟同步，这样就避免了与系统总线速度同步，也就是与系统时钟同步，这样就避免了不必要的等待周期，减少数据存储时间。同步还使存储控制器不必要的等待周期，减少数据存储时间。同步还使存储控制器知道在哪一个时钟脉冲期由数据请求使用，因此数据可在脉冲知道在哪一个时钟脉冲期由数据请求使用，因此数据可在脉冲上升期便开始传输。动态是指存储阵

16、列需要不断的刷新来保证上升期便开始传输。动态是指存储阵列需要不断的刷新来保证数据不丢失。随机是指数据不是线性依次存储，而是由指定地数据不丢失。随机是指数据不是线性依次存储，而是由指定地址进行数据读写。址进行数据读写。 SDRAM是有一个同步接口的动态随机存取内存是有一个同步接口的动态随机存取内存DRAM。通常动态随。通常动态随机存取内存（机存取内存（DRAM）是有一个异步接口的，这样它可以随时响应控制输入）是有一个异步接口的，这样它可以随时响应控制输入的变化。而的变化。而SDRAM有一个同步接口，在响应控制输入前会等待一个时钟信有一个同步接口，在响应控制输入前会等待一个时钟信号，这样就能和计算

17、机的系统总线同步。时钟被用来驱动一个有限状态机，号，这样就能和计算机的系统总线同步。时钟被用来驱动一个有限状态机，对进入的指令进行流水线操作。这使得对进入的指令进行流水线操作。这使得SDRAM与没有同步接口的异步与没有同步接口的异步DRAM(asynchronous DRAM)相比，可以有一个更复杂的操作模式。相比，可以有一个更复杂的操作模式。 流水线意味着芯片可以在处理完之前的指令前，接受一个新的指令。流水线意味着芯片可以在处理完之前的指令前，接受一个新的指令。在一个写的流水线中，写命令在另一个指令执行完之后可以立刻执行，而不在一个写的流水线中，写命令在另一个指令执行完之后可以立刻执行，而不

18、需要等待数据写入存储队列的时间。在一个读的流水线中，需要的数据在读需要等待数据写入存储队列的时间。在一个读的流水线中，需要的数据在读指令发出之后固定数量的时钟频率后到达，而这个等待的过程可以发出其它指令发出之后固定数量的时钟频率后到达，而这个等待的过程可以发出其它附加指令。这种延迟被称为等待时间，在为计算机购买存储时是一个很重要附加指令。这种延迟被称为等待时间，在为计算机购买存储时是一个很重要的参数。的参数。 从发展到现在已经经历了五代，分别是：第一代从发展到现在已经经历了五代，分别是：第一代SDR SDRAM，第二代，第二代DDR SDRAM，第三代，第三代DDR2 SDRAM，第四代，第四

19、代DDR3 SDRAM，第五代，第五代DDR4 SDRAM。 （1）控制信号：包括片选（）控制信号：包括片选（CS）、同步时钟（）、同步时钟（CLK）、时钟）、时钟有效（有效（CLKEN）、读写选择（）、读写选择（WE）、数据有效（）、数据有效（DQM）等。）等。 （2）地址选择信号：包括行地址选择（）地址选择信号：包括行地址选择（RAS）、列地址选择（）、列地址选择（CAS）、行）、行/列地址线（列地址线（SA0SA12）分时复用、）分时复用、Bank块地址线块地址线（BA0BA1）。）。 （3）数据信号：包括双向数据端口（）数据信号：包括双向数据端口（DQ0DQ15）、接收数）、接收数据有

20、效信号（据有效信号（DQM）控制等。）控制等。DQM为低时，写入为低时，写入/读出有效。读出有效。128Mb（32M4bit）SDRAM内部结构图 突发（突发（Burst）是指在同一行中相邻的存储单元连续进行）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元（列）的数量就数据传输的方式，连续传输所涉及到存储单元（列）的数量就是突发长度（是突发长度（Burst Lengths，BL）。）。 内存控制器读内存控制器读/写写P-Bank 位宽是位宽是8位（即位（即8 个字节），但个字节），但是实际的数据大多都是超过是实际的数据大多都是超过8位的，每次只能对一个存储单元进位

21、的，每次只能对一个存储单元进行寻址，如果要连续的读行寻址，如果要连续的读/写就还要对当前存储单元的下一个单写就还要对当前存储单元的下一个单元进行寻址，就要不断地发送列地址与读元进行寻址，就要不断地发送列地址与读/写命令（行地址不变写命令（行地址不变，所以不用再对行寻址），这样就占用了大量的内存控制资源，所以不用再对行寻址），这样就占用了大量的内存控制资源，在数据进行连续传输时无法输入新的命令。传输效率很低。，在数据进行连续传输时无法输入新的命令。传输效率很低。 为此，突发传输技术应运而生，指定起始列地址与突发长度，内存控制为此，突发传输技术应运而生，指定起始列地址与突发长度，内存控制器依次地自

22、动对后面相应数据的存储单元进行读器依次地自动对后面相应数据的存储单元进行读/写操作而不再需要控制器连写操作而不再需要控制器连续地提供列地址。这样，除了第一笔数据的传输需要若干个周期（主要是之续地提供列地址。这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般是前的延迟，一般是tRCD+CL）外，其后每个数据只需一个周期即可获得。）外，其后每个数据只需一个周期即可获得。 至于至于BL的数值，不能随便设定或者传输前临时的数值，不能随便设定或者传输前临时决定。目前可用的选项是决定。目前可用的选项是1、2、4、8、全页（、全页（Full Page），常见的设定是），常见的设定是4 和和8。

23、另外，在。另外，在MRS（Mode Register Set）阶段除了要设定）阶段除了要设定BL数值之外，还要确定数值之外，还要确定读读/写操作的模式以及突发传输的模式。写操作的模式以及突发传输的模式。 如果如果BL=4，意味着传送，意味着传送464bit 的数据。但是，并不是的数据。但是，并不是所有的数据都是需要的，为了屏蔽不需要的数据，数据掩码（所有的数据都是需要的，为了屏蔽不需要的数据，数据掩码（Data I/O Mask，DQM）技术应运而生。通过）技术应运而生。通过DQM，内存可以，内存可以控制控制I/O 端口取消哪些输出或输入的数据。在读取时，被屏蔽的端口取消哪些输出或输入的数据。

24、在读取时，被屏蔽的数据仍然会从存储体传出，只是在数据仍然会从存储体传出，只是在“掩码逻辑单元掩码逻辑单元”处被屏蔽处被屏蔽。为了精确屏蔽一个。为了精确屏蔽一个P-Bank 位宽中的每个字节，每个位宽中的每个字节，每个DIMM有有8个个DQM信号线，每个信号针对一个字节。这样，对于信号线，每个信号针对一个字节。这样，对于4bit 位位宽芯片，两个芯片共用一个宽芯片，两个芯片共用一个DQM 信号线，对于信号线，对于8bit 位宽芯片，位宽芯片，一个芯片占用一个一个芯片占用一个DQM 信号，而对于信号，而对于16bit 位宽芯片，则需要位宽芯片，则需要两个两个DQM 引脚。引脚。 DRAM种类繁多，

25、主要分为异步、同步和图像种类繁多，主要分为异步、同步和图像DRAM三大类别。还有一种三大类别。还有一种Rambus公司的公司的RDRAM。类类型型名称特点异异步步FPM RAMFPM是Fast Page Mode RAM的缩写。它是早期的标准，后被比它快5%的EDO DRAM所取代。EDO RAMEDO RAM 动态存储器(extended data output RAM)是一种在通常RAM中加入一块静态RAM(SRAM)而生成的动态存储器(DRAM)。同步同步SDRAMSDRAM:Synchronous Dynamic Random Access Memory，同步动态随机存储器。DDR S

26、DRAMDDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。Mobile DDRMobile DDR (又称为Low Power DDR 或 LPDDR) 是DDR SDRAM 的一种，专门用于移动式电子产品。LPDDRJESD209-2 Low Power Double Data Rate低功耗DDRLPDDR2 JESD209-2 Low Power Double Data Rate 2低功耗DDR2LPDDR3 JESD209-2 Low Power Double Data Rate 3低功耗DDR3DDR2 SDRAMDDR第二代

27、。内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。DDR3 SDRAMDDR第三代。内存却拥有四倍于上一代DDR内存预读取能力（即：8bit数据读预取）。DDR4 SDRAMDDR第四代。DDR4，它的数据传输速度将比DDR3快一倍，且功耗更低。图图像像EDOEDO内存(Extended Data Out DRAM)VRAMVideo Random Access Memory:显存,帧存储器，刷新存储器，或VRAM（缩写）。WRAMWRAM (Window RAM)：属于VRAM的改良版，其不同之处在于其控制线路有一、二十组的输入/输出控制器，并采用EDO的资料存取模式。

28、MDRAMMDRAM （Multibank Dynamic RAM）多BANK动态内存，MDRAM是MoSys公司开发的一种VRAM（视频内存）SGRAM SGRAM (Synchronous Graphics Random-Access Memory)，同步图形随机存储器，是一种专为显卡设计的显存、一种图形读写能力较强的显存，由SDRAM改良而成。GDDR2图形储存器DDR2GDDR3GDDR3是用于高性能显卡的专用图形储存器。GDDR3是代替GDDR的标准，GDDR3标准借鉴了通用的DDR2的很多特性，并经过进一步优化获得更高的数据速率和更低的功耗。 GDDR4GDDR4属于双倍数据率内存

29、，通过使用Cutting-edge技术的Data Bus Inversion及Multi-Preamble技术，使其在理论上相对GDDR3的运行效率提升了56%，使用GDDR4显存能达到更高的工作频率和更强的实际性能。GDDR5GDDR5采用了DDR3的8bit预取技术，且使用了两条并行的DQ总线，从而实现双倍的接口带宽。 双DQ总线使得GDDR5的针脚数从GDDR3/4的136Ball大幅增至170Ball。GDDR5显存拥有多达16个物理Bank，这些Bank被分为四组，双DQ总线交叉控制四组Bank，达到了实时读写操作，一举将数据传输率提升至4GHz以上。RambusRDRAMRDRAM

30、（Rambus DRAM）是美国的RAMBUS公司开发的一种内存。与DDR和SDRAM不同，它采用了串行的数据传输模式。XDR1 DRAMXDR存储器架构包括许多基于Rambus有限公司的创新专利的关键使能技术，其中包括低电压、低功耗差分Rambus信号电平（DRSL）；八倍率数据传输率（ODR）技术用以在每个时钟周期里传输八位数据；FlexPhase 电路技术为数据和时钟提供精确片内校正；动态点对点（DPP）则提高了信号完整性和扩展性。XDR2 DRAMXDR2内存芯片的标准设计位宽为16bit（它可以像XDR那样动态调整位宽），按每个数据引脚的传输率为8GHz，即8Gbps计算，一枚XDR

31、2芯片的数据带宽就将达到16GB/sRambusRDRAMRDRAM（Rambus DRAM）是美国的RAMBUS公司开发的一种内存。与DDR和SDRAM不同，它采用了串行的数据传输模式。XDR1 DRAMXDR存储器架构包括许多基于Rambus有限公司的创新专利的关键使能技术，其中包括低电压、低功耗差分Rambus信号电平（DRSL）；八倍率数据传输率（ODR）技术用以在每个时钟周期里传输八位数据；FlexPhase 电路技术为数据和时钟提供精确片内校正；动态点对点（DPP）则提高了信号完整性和扩展性。XDR2 DRAMXDR2内存芯片的标准设计位宽为16bit（它可以像XDR那样动态调整位

32、宽），按每个数据引脚的传输率为8GHz，即8Gbps计算，一枚XDR2芯片的数据带宽就将达到16GB/s类型电源电压IO电压DDR2.5V2.5VLPDDR1.8V1.8 (1.2V)DDR21.8V1.8VLPDDR21.2V=VDDDDR31.5V (1.35V L)=VDDLPDDR31.2V1.2V标准名称标准名称I/OI/O总线时钟总线时钟频率频率周期周期存储器时钟频存储器时钟频率率数据速率数据速率模块名称模块名称极限传输率极限传输率比特宽比特宽(MHz)(ns)(MHz)(MT/s)(GiB/s)(比特)DDR3-80040010100800 PC3-64006.464DDR3-1

33、066533Feb-711331066 PC3-85008.564DDR3-133366761661333PC3-1060010.664DDR3-160080052001600PC3-1280012.864DDR3-1866933Jul-422331866PC3-1490014.964DDR3-21331066Apr-332662133PC3-170001764 DDR4内存规格内存规格DDR4内存将会拥有两种规格。其内存将会拥有两种规格。其中使用中使用Single-endedSignaling信号的信号的DDR4内存其传输内存其传输速率已经被确认为速率已经被确认为1.63.2Gbps，而基于

34、差分信号技术，而基于差分信号技术的的DDR4内存其传输速率则将可以达到内存其传输速率则将可以达到6.4Gbps。由于。由于通过一个通过一个DRAM实现两种接口基本上是不可能的，因实现两种接口基本上是不可能的，因此此DDR4内存将会同时存在基于传统内存将会同时存在基于传统SE信号和差分信信号和差分信号的两种规格产品。号的两种规格产品。 MDDR，即为，即为Mobile DDR SDRM,是内存的一是内存的一种，也可称为种，也可称为LPDDR(Low Power),以低功耗和小体积以低功耗和小体积为优势，其寿命也比为优势，其寿命也比DDR，DDR2长。相对于长。相对于DDR,在在相同等效频率下，相

35、同等效频率下，DDR需消耗需消耗2.5V电压，而电压，而MDDR只只需消耗需消耗1.8V。 由于由于MDDR体积小，使其在移动设备中使用较广体积小，使其在移动设备中使用较广泛，例如手机，上网本等。泛，例如手机，上网本等。MDDR的生产厂家主要有的生产厂家主要有Samsung和和Micron。 （1）首先关于节能技术，在接口（）首先关于节能技术，在接口（I/O）与内部的电压和内部）与内部的电压和内部电压两方面，原来的电压两方面，原来的LPDDR为为+1.8V，而此次的，而此次的LPDDR2还支还支持持+1.2V。并且，还支持更新部分内存阵列的。并且，还支持更新部分内存阵列的“Partial Ar

36、ray Self Refresh”和和“Per-Bank Refresh”。 （2）中的闪存和）中的闪存和SDRAM可共用接口此次还是首次。这样可降可共用接口此次还是首次。这样可降低控制器的引脚数，提高内存子系统周围的安装密度。低控制器的引脚数，提高内存子系统周围的安装密度。 （3）的内存特性和容量方面，支持的工作频率为）的内存特性和容量方面，支持的工作频率为100MHz533MHz。数据位宽为。数据位宽为8、16和和32。有。有2bit和和4bit两种。闪两种。闪存容量为存容量为64Mbit32Gbit，DRAM为为64Mbit8Gbit。 随着手持移动设备的硬件迅速发展，以现有的高端随着手

37、持移动设备的硬件迅速发展，以现有的高端 Cortex-A15 架构来看，最高频率可达架构来看，最高频率可达 2.5 GHz 与支持最多与支持最多 1TB 的内存所带来的总线带宽需求相当惊人。虽然现有的内存带宽仍的内存所带来的总线带宽需求相当惊人。虽然现有的内存带宽仍足以满足需求，但在带宽与省电性上还是有继续改进的必要，内足以满足需求，但在带宽与省电性上还是有继续改进的必要，内存大厂存大厂 Samsung 今日在其今日在其 Samsung Mobile Solutions Forum 中中宣布可供行动装置使用的宣布可供行动装置使用的 30 奈米制程奈米制程 2GB LPDDR3 内存已可进内存已

38、可进入量产阶段。入量产阶段。LPDDR3 内存每个针脚的内存每个针脚的 I/O 传输量可达传输量可达 1,600Mbps，在以双信道模式运作下，总线带宽可达，在以双信道模式运作下，总线带宽可达 12.8GB/s，总体来说多出前代架构总体来说多出前代架构 50% 的传输能力。的传输能力。 DDR采用了采用了2位预取位预取(2-bit prefetch)，也就是，也就是2：1的数据预取，的数据预取，2bit预取架构允许预取架构允许内部的队列内部的队列(column)工作频率仅仅为外部数据传输频率的一半。在工作频率仅仅为外部数据传输频率的一半。在SDRAM中数据传中数据传输率完全参考时钟信号，因此数

39、据传输率和时钟频率一样输率完全参考时钟信号，因此数据传输率和时钟频率一样 。 DDR2采了采了4位预取位预取(4-bit prefetch)，这就是，这就是DDR2提高数据传输率的关键，可以在不提高内部存储阵列频提高数据传输率的关键，可以在不提高内部存储阵列频率的情况下提高数据输出带宽率的情况下提高数据输出带宽,如图如图5-10所示。所示。 DDR2 SDRAM中有中有4Bank和和8Bank的设计，目的就是为了应对未来大的设计，目的就是为了应对未来大容量芯片的需求。而容量芯片的需求。而DDR3很可能将从很可能将从2Gb容量起步，因此起始的逻辑容量起步，因此起始的逻辑Bank就是就是8个，另外

40、还为未来的个，另外还为未来的16个逻辑个逻辑Bank做好了准备。做好了准备。 DDR3由于新增了一些功能，所以在引脚方面会有所增加，由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用芯片采用78球球FBGA封装，封装，16bit芯片采用芯片采用96球球FBGA封装，而封装，而DDR2则有则有60/68/84球球FBGA封装三种规格。并且封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质必须是绿色封装，不能含有任何有害物质。 由于由于DDR3的预取为的预取为8bit，所以突发传输周期（，所以突发传输周期（BL，Burst Length）也固定为）也固定为8，而对于，而对于

41、DDR2和早期的和早期的DDR架构的系统，架构的系统，BL=4也是常用的，也是常用的，DDR3为此增加了一个为此增加了一个4-bit Burst Chop（突（突发突变）模式，即由一个发突变）模式，即由一个BL=4的读取操作加上一个的读取操作加上一个BL=4的写的写入操作来合成一个入操作来合成一个BL=8的数据突发传输，届时可通过的数据突发传输，届时可通过A12地址地址线来控制这一突发模式。而且需要指出的是，任何突发中断操线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更内存中予以禁止，且不予支持，取而代之的是更灵活的突发传

42、输控制（如灵活的突发传输控制（如4bit顺序突发）。顺序突发）。 可编程只读存储器可编程只读存储器 （Programmable read-only memory），缩写为），缩写为 PROM 或或 FPROM，是一种电脑存储记忆晶片，它允许使用称为，是一种电脑存储记忆晶片，它允许使用称为PROM编程编程器的硬件将数据写入设备中。在器的硬件将数据写入设备中。在PROM被编程后，它就只能专用那些数据，被编程后，它就只能专用那些数据，并且不能被再编程这种存储器用作永久存放程序之用。通常会用于电子游戏并且不能被再编程这种存储器用作永久存放程序之用。通常会用于电子游戏机、或电子词典这类可翻译语言的产品上

43、。机、或电子词典这类可翻译语言的产品上。1MASK ROM 2PROM3EPROM 4E2PROM 4.Flash Memory 6F-RAM7MRAM8PRAM 是一种在断电情是一种在断电情况下仍能保持所存储的数据信息的存储器，它能以况下仍能保持所存储的数据信息的存储器，它能以block的区块单位进行擦除和编程，而不是以字节为单的区块单位进行擦除和编程，而不是以字节为单位。区块大小一般为位。区块大小一般为256KB20MB。 闪存通常被用闪存通常被用来保存控制代码，比如在个人电脑中的基本输入来保存控制代码，比如在个人电脑中的基本输入/输出输出系统（系统（BIOS）。当）。当BIOS需要被改变

44、（重写）时，闪存需要被改变（重写）时，闪存可以写到可以写到block（而不是字节）大小，使它更容易被更（而不是字节）大小，使它更容易被更新。另一方面，闪存不像任意存取存储器（新。另一方面，闪存不像任意存取存储器（RAM）一）一样有用，因为任意存取存储器必须是在字节（而不是样有用，因为任意存取存储器必须是在字节（而不是block）水平可设定地址的。）水平可设定地址的。 1、EEPROM 可以按可以按“位位”擦写，而擦写，而FLASH 只能一大片一大只能一大片一大片的擦。片的擦。 2、EEPROM 一般容量都不大，如果大的话，一般容量都不大，如果大的话，EEPROM相对相对与与FLASH 就没有价

45、格上的优势了。市面上卖的就没有价格上的优势了。市面上卖的stand alone 的的EERPOM 一般都是在一般都是在64KBIT 以下，而以下，而FLASH 一般都是一般都是8MEG BIT 以上（以上（NOR 型）。型）。 3、读的速度的话，应该不是两者的差别，只是、读的速度的话，应该不是两者的差别，只是EERPOM一般一般用于低端产品，读的速度不需要那么快，真要做的话，其实也用于低端产品，读的速度不需要那么快，真要做的话，其实也是可以做的和是可以做的和FLASH差不多。差不多。 4、因为、因为EEPROM的存储单元是两个管子而的存储单元是两个管子而FLASH 是一是一个（个（SST的除外

46、，类似于两管），的除外，类似于两管）， 总的来说，对与用户来说，总的来说，对与用户来说，EEPROM和和FLASH没有大的没有大的区别，只是区别，只是EEPROM是低端产品，容量低，价格便宜，但是稳是低端产品，容量低，价格便宜，但是稳定性较定性较FLASH要好一些。要好一些。 但对于但对于EEPROM和和FLASH的设计来说，的设计来说，FLASH则要难的则要难的多，不论是从工艺上的还是从外围电路设计上来说。多，不论是从工艺上的还是从外围电路设计上来说。 闪存最先由东芝公司提出，是因为芯片存储器单闪存最先由东芝公司提出，是因为芯片存储器单元的数据能在一瞬间（或闪电般的）被删除。在元的数据能在一

47、瞬间（或闪电般的）被删除。在Fowler-Nordheim tunneling中电子刺破薄薄的一层绝中电子刺破薄薄的一层绝缘体材料，并从有联系的每个存储单元的浮栅移动电缘体材料，并从有联系的每个存储单元的浮栅移动电荷。荷。Intel提供了闪存的一种形式，在每个存储单元保提供了闪存的一种形式，在每个存储单元保存存2比特（而不是比特（而不是1比特），这样能够使存储量翻倍而比特），这样能够使存储量翻倍而没有相应的价格增加。没有相应的价格增加。 可分为可分为Self-Aligned Gate（Stack Gate）和）和Split gate两种，前者以两种，前者以Intel为代表，后者则被为代表，后者

48、则被Toshiba、SST（硅碟）等厂商所采用。（硅碟）等厂商所采用。 依据功能可分为依据功能可分为Code Flash（储存程序代码）和（储存程序代码）和Data Flash（储存一般资料）。（储存一般资料）。 动作方式有动作方式有NOR和和DINOR两种，而两种，而Data Flash动作方式则有动作方式则有NAND及及AND两种，其中两种，其中Code Flash主要以主要以NOR型为主，储存系统程序代码型为主，储存系统程序代码及小量资料，应用于及小量资料，应用于PC、通信移动电话、通信移动电话、PDA、STB等产品上；等产品上； 而而则是以则是以NAND型为主，用于储存大量资料，主要应

49、用范围包型为主，用于储存大量资料，主要应用范围包括括DSC、MP3等所需要的各式规格的小型记忆卡。等所需要的各式规格的小型记忆卡。 程序和数据可存放在同一芯片上，拥有独立的数据总线和程序和数据可存放在同一芯片上，拥有独立的数据总线和地址总线，能快速随机读取，允许系统直接从地址总线，能快速随机读取，允许系统直接从Flash中读取代码中读取代码执行，而无需先将代码下载至执行，而无需先将代码下载至RAM中再执行。中再执行。 由于由于NOR技术技术Flash Memory的擦除和编程速度较慢，而块的擦除和编程速度较慢，而块尺寸又较大，因此擦除和编程操作所花费的时间很长，在纯数尺寸又较大，因此擦除和编程

50、操作所花费的时间很长，在纯数据存储和文件存储的应用中，据存储和文件存储的应用中，NOR技术显得力不从心。技术显得力不从心。 以页为单位进行读和编程操作，以页为单位进行读和编程操作，1页为页为256或或512B（字节（字节）；以块为单位进行擦除操作，）；以块为单位进行擦除操作，1块为块为4kB、8kB或或16kB。具有。具有块编程和块擦除的功能，其块擦除时间是块编程和块擦除的功能，其块擦除时间是2ms；而；而NOR技术的技术的块擦除时间达到几百块擦除时间达到几百ms。 数据、地址采用同一总线，实现串行读取。随机读取速度慢数据、地址采用同一总线，实现串行读取。随机读取速度慢且不能按字节随机编程。且

51、不能按字节随机编程。 芯片尺寸小，引脚少，位成本（芯片尺寸小，引脚少，位成本（bit cost）最低的固态存储）最低的固态存储器。器。 芯片包含有失效块，其数目最大可达到芯片包含有失效块，其数目最大可达到335块（取决于存块（取决于存储器密度）。失效块不会影响有效块的性能，但需要将失效块储器密度）。失效块不会影响有效块的性能，但需要将失效块在地址映射表中屏蔽起来。在地址映射表中屏蔽起来。项目项目NOR FlashNAND Flash特点特点芯片内执行芯片内执行系统系统RAM中中传输效率传输效率高高中中写入写入/擦除操作的时间擦除操作的时间5s4ms擦除器件时块大小擦除器件时块大小64128KB

52、832KB接口接口SRAM接口接口I/O接口接口寿命（耐用性）寿命（耐用性）十万次十万次一百万次一百万次即单层式储存即单层式储存 (Single Level Cell；SLC)，包括三星电子、，包括三星电子、Hynix、美光（、美光（Micron）以及东芝都）以及东芝都是此技术使用者是此技术使用者 .多层式储存（多层式储存（Multi Level Cell；MLC)，目前有东芝、，目前有东芝、Renesas、三星使用，英飞凌（、三星使用，英飞凌（Infineon）与）与Saifun Semiconductors合资利用合资利用NROM技技术所共同开发的多位储存（术所共同开发的多位储存（Mult

53、i Bit Cell；MBC）。）。 MLC是英特尔（是英特尔（Intel）在）在1997年年9月最先开发成功的，其作用是将月最先开发成功的，其作用是将两个位的信息存入一个浮动栅（两个位的信息存入一个浮动栅（Floating Gate，闪存存储单元中存放电荷的，闪存存储单元中存放电荷的部分），然后利用不同电位（部分），然后利用不同电位（Level）的电荷，透过内存储存格的电压控制）的电荷，透过内存储存格的电压控制精准读写，假设以精准读写，假设以4种电压控制、种电压控制、1个晶体管可存取个晶体管可存取2 bits 的数据，若是控制的数据，若是控制8种电压就可以存取种电压就可以存取3 bits 的

54、数据，使的数据，使Flash 的容量大幅提升，类似的容量大幅提升，类似Rambus的的QRSL技术，通过精确控制浮动栅上的电荷数量，使其呈现出技术，通过精确控制浮动栅上的电荷数量，使其呈现出4种不同的存储种不同的存储状态，每种状态代表两个二进制数值（从状态，每种状态代表两个二进制数值（从00到到11）。）。 当然不光是当然不光是NOR型闪存在使用，东芝在型闪存在使用，东芝在2003年年2月推出第一款月推出第一款MLC型的型的NAND Flash，并接续，并接续2004年年4月推出采用月推出采用MLC技术的技术的4Gbit与与8Gbit NAND Flash，显然这对于本来就以容量见长的，显然这

55、对于本来就以容量见长的NAND闪存更是如虎添翼。根据闪存更是如虎添翼。根据Semiconductor Insights研究，东芝利用研究，东芝利用90nm MLC技术所开发出来的技术所开发出来的4Gb，其其die面积为面积为 144 mm2。 SLC技术与技术与EEPROM相同，但在浮置闸极相同，但在浮置闸极(Floating gate)与源极与源极(Source gate)之中的氧化薄膜更之中的氧化薄膜更薄，其数据的写入是透过对浮置闸极的电荷加电压，薄，其数据的写入是透过对浮置闸极的电荷加电压，然后可以透过源极，即可将所储存的电荷消除，藉由然后可以透过源极，即可将所储存的电荷消除，藉由这样的

56、方式，便可储存这样的方式，便可储存1个个信息位，这种技术的单一个个信息位，这种技术的单一位细胞方式能提供快速的程序编程与读取，不过此技位细胞方式能提供快速的程序编程与读取，不过此技术受限于低硅效率术受限于低硅效率(Silicon efficiency)的问题，必须要的问题，必须要藉由较先进的流程强化技术藉由较先进的流程强化技术(Process enhancements)，才能向上提升才能向上提升SLC制程技术。制程技术。 SLC架构是架构是0和和1两个充电值，而两个充电值，而MLC架构可以一次储存架构可以一次储存4个以上的充电值，因此个以上的充电值，因此MLC架构可以有比较好的储存密度，再架构

57、可以有比较好的储存密度，再加上可利用比较老旧的生产程备来提高产品的容量，而无须额加上可利用比较老旧的生产程备来提高产品的容量，而无须额外投资生产设备，可以享有成本与良率的优势。外投资生产设备，可以享有成本与良率的优势。 至于存取速度，至于存取速度，SLC架构比架构比MLC架构要快速三倍以上，加架构要快速三倍以上，加上上MLC架构对于电力的消耗较多，因此使用者若是考虑长久使架构对于电力的消耗较多，因此使用者若是考虑长久使用、安全储存数据以及高速的存取速度等要求，恐怕会改采用用、安全储存数据以及高速的存取速度等要求，恐怕会改采用SLC架构。架构。 MLC架构理论上只能承受约架构理论上只能承受约1万

58、次的数据写入万次的数据写入，而，而SLC架构可承受约架构可承受约10万次，是万次，是MLC的的10倍。倍。 MLC技术并非一家厂商垄断，像东芝（技术并非一家厂商垄断，像东芝（Toshiba）已生产了好几代）已生产了好几代MLC架构架构NAND闪闪 存，包括前不久存，包括前不久宣布和美国宣布和美国SanDisk公司共同开发的采用最先进公司共同开发的采用最先进56nm工艺的工艺的16Gb（2gigabyte）和）和 8Gb（1gigabyte）MLC NAND闪存，闪存，16Gb是单芯片的业内最大容量。是单芯片的业内最大容量。 SLC技术被开发的年头远早于技术被开发的年头远早于MLC技术，与之相技

59、术，与之相 匹配的控制芯片技术匹配的控制芯片技术上已经非常成熟，上已经非常成熟，SLC产品数据写入速度最快能达到产品数据写入速度最快能达到9664KB/s（ KISS KS900），读取速度最快能达到），读取速度最快能达到13138KB/s（ mobiBLU DAH-1700），）， 而同而同样在高速样在高速USB2.0接口协议下写入速度最慢的还不足接口协议下写入速度最慢的还不足1500KB/s，读取速度最，读取速度最慢的也没有超过慢的也没有超过2000KB/s。都是。都是SLC闪存芯片，都是高速闪存芯片，都是高速 USB2.0接口协议接口协议，为什么差别会如此大。一位业内资深设计师的答案是闪

60、存控制芯片效能低，为什么差别会如此大。一位业内资深设计师的答案是闪存控制芯片效能低，且与闪存之间的兼容性不好，这类产品不仅速，且与闪存之间的兼容性不好，这类产品不仅速 度慢而且在数据操作时出错度慢而且在数据操作时出错的概率也大。这个问题在的概率也大。这个问题在MLC闪存刚投入市场时同样也困扰着闪存刚投入市场时同样也困扰着MLC技术的技术的发展，好在去年发展，好在去年12月我们终于看到了曙光。这就是擎泰科月我们终于看到了曙光。这就是擎泰科 技（技（Skymedi Corporation）为我们带来的新一代高速）为我们带来的新一代高速USB2.0控制芯片控制芯片SK6281及及SD 2.0/MMC