实验课4 组合逻辑的设计

1、实验课4 组合逻辑的设计1、 使用互补CMOS，实现逻辑表达式：并要求每条上拉及下拉通路单一串联通路(不包含任何形式的器件并联)的等效电阻与具有下述尺寸的单位反相器相同（所有管子的沟道长度取0.5um）： NMOS：W/L=1um/0.5um； PMOS：W/L=3um/0.5um； 什么样的输入组合可以使所设计的逻辑电路具有最好及最差的上拉特性？什么样的输入组合可以使其具有最好及最差的下拉特性？达到最好的上拉特性：ABCDEFG翻转前1111101翻转后0000000此时上拉网络电阻为(A/B+C/D/E)/F+G，需要对A、B并联网络节点电容与C、D、E并联网络节点以及输出节点充电下拉网络

2、电阻为无穷大，无需对下拉网络节点充电达到最差的上拉特性：ABCDEFG翻转前1111101翻转后0001110此时上拉网络电阻为（A/B+C+G），需要对A、B并联网络节点电容与C、D、E并联网络节点以及输出节点充电下拉网络电阻为无穷大，且需要对(A+B)/(C+D+E)网络节点充电达到最好的下拉特性：ABCDEFG翻转前0000000翻转后1111111此时上拉网络电阻为无穷大，无需对上拉网络放电下拉网络电阻为（A+B）/（C+D+E）+F）/G，需要对输出节点电容放电达到最差的下拉特性ABCDEFG翻转前0000000翻转后0011110此时上拉网络电阻为无穷大，需要对C、D、E并联网络节

3、点与(A/B+C/D/E)/F+G放电下拉网络电阻为C+D+E+F，需要对输出节点电容放电 在输出端接一个10pF的电容，通过仿真确定最好及最差情况下TPHL及TPLH，(仿真时可采用10ns的上升/下降时间) （1）当A=B=C=D=E=F=G=1时，有最好的下拉特性；电容放电时间为0.013us；（2）当A=B=C=D=E=F=G=0时，有最好的上拉特性；电容充电时间为0.025us；（3）当C=D=E=F=1时有最差的下拉特性，电容放电时间为0.031us；（4）当A=C=G=0时，有最差的上拉特性，电容充电时间为0.037us。 代码如下：.title hubucmos.options

4、 probe .protect.lib'C:synopsysHspice_D-2010.03-SP1libcmos25_level49.lib' TT.vec'C:UserslenovoDesktop4tt1.vec' .unprotect.global VDDMng out g 0 0 NMOS w=1um l=0.5umMnf out f one 0 NMOS w=2um l=0.5um Mna one a two 0 NMOS w=4um l=0.5umMnb two b 0 0 NMOS w=4um l=0.5umMnc one c three 0 NM

5、OS w=6um l=0.5umMnd three d four 0 NMOS w=6um l=0.5umMne four e 0 0 NMOS w=6um l=0.5umMpg out g six vdd PMOS w=6um l=0.5umMpf six f vdd vdd PMOS w=6um l=0.5umMpa six a five vdd PMOS w=12um l=0.5umMpb six b five vdd PMOS w=12um l=0.5umMpc five c vdd vdd PMOS w=12um l=0.5umMpd five d vdd vdd PMOS w=12

6、um l=0.5umMpe five e vdd vdd PMOS w=12um l=0.5umCL out 0 10pfvvdd vdd 0 2.5v.tran 1n 2u start=0n.measure tran tdelay1 trig v(g) val=1.25 td=0ns fall=1 +targ v(out) val=1.25 td=0ns rise=1.measure tran tdelay2 trig v(g) val=1.25 td=0ns fall=2 +targ v(out) val=1.25 td=0ns rise=2.measure tran tdelay3 tr

7、ig v(g) val=1.25 td=0ns rise=2 +targ v(out) val=1.25 td=0ns fall=2.measure tran tdelay4 trig v(g) val=1.25 td=0ns rise=3 +targ v(out) val=1.25 td=0ns fall=3.print v(out) v(a) v(b) v(c) v(d) v(e) v(f) v(g).endtt.vec:radix 1111111 io iiiiiii vname a b c d e f g tunit us trise 0.01 tfall 0.01 vih 2.5 v

8、il 0.0 vol 0.25 voh 2.25 0 0000001 0.2 0000000 0.4 1111111 0.6 1011010 0.8 1111100 1 11111111.2 00000001.4 0000001 2、 考虑下面的逻辑电路： 解决下面的问题： 写出这个CMOS逻辑门的逻辑表达式，标记出每一个晶体管的尺寸，使此逻辑门单一通路的上拉下拉通路的等效电阻与具有下列尺寸的反相器相同： NMOS：W/L=1um/0.25um；PMOS：W/L=2um/0.25um；Y=AB+C+D 考虑使和达到最大的输入方式(要考虑到内部节点电容的情况)，写出产生这种最大延迟初始输入状态和

9、最终输入状态。最大：A=1>0,B=1,C=D=0>1最大：A=1,B=1>0, C=1,D=1>0在输出端连接1pF电容通过仿真比较这些最大延迟与最优延迟(输入从全0到全1变化，及全1到全0时变化的延迟)进行比较。提示：输入信号上升下降时间可以定义为1ns，通过measure命令测量延迟时间。使达到最大延迟，初始输入状态ABCD=0111,最终输入状态ABCD=0110；使达到最大的延迟，初始输入状态ABCD=1110，最终输入状态ABCD=0111。代码如下：.title hubucmos.options probe .protect.lib'C:synop

10、sysHspice_D-2010.03-SP1libcmos25_level49.lib' TT.vec'C:UserslenovoDesktop4tt2.vec' .unprotect.global VDDmna out a two 0 nmos w=3um l=0.25ummnb out b two 0 nmos w=3um l=0.25ummnc two c three 0 nmos w=3um l=0.25ummnd three d 0 0 nmos w=3um l=0.25ummpa out a one vdd pmos w=4um l=0.25ummpb o

11、ne b vdd vdd pmos w=4um l=0.25ummpc out c vdd vdd pmos w=2um l=0.25ummpd out d vdd vdd pmos w=2um l=0.25umCL out 0 10pfvvdd vdd 0 2.5v.tran 1n 2u start=0n.measure tran tdelay1 trig v(d) val=1.25 td=0ns fall=1 +targ v(out) val=1.25 td=0ns rise=1.measure tran tdelay2 trig v(d) val=1.25 td=0ns rise=1 +

12、targ v(out) val=1.25 td=0ns fall=1.measure tran tdelay3 trig v(d) val=1.25 td=0ns rise=2 +targ v(out) val=1.25 td=0ns fall=2.measure tran tdelay4 trig v(d) val=1.25 td=0ns fall=3 +targ v(out) val=1.25 td=0ns rise=3.print v(out) v(a) v(b) v(c) v(d) v(e) v(f) v(g).endtt2.vec:radix 1111 io iiii vname a

13、 b c d tunit us trise 0.001 tfall 0.01 vih 2.5 vil 0.0 vol 0.25 voh 2.25 0 11110.2 00000.4 11110.6 10100.8 01111 1010 如果P(A=1)=0.5，P(B=1)=0.2，P(C=1)=0.3，P(D=1)=1，计算此逻辑门消耗的功率。设（提示：每次输出从0到1的反转意味着电源要提供功耗。不计算通路电阻消耗的功耗）答：3、 下图是一个4级的多米诺逻辑电路，所有的预充管和求值管使用的是同一个时钟。假定所有的下拉网络都是由一个简单的NMOS来实现；每一个多米诺级都由一个动态反相器和静态反

14、相器构成；预充时间，求值时间和静态反相器的延迟时间都为T/2；信号传播是理想的（上升和下降的时间为0）。IN 信号和时钟具有下图的关系，的周期为10T，试画出Out1,Out2,Out3,Out4在10T 内的波形。 如果在后三级没有求值管的话，假定初始时时钟使所有的多米诺级处于预充状态(=0),然后该多米诺组合逻辑进入求值阶段（=1），试问求值阶段会不会出现什么问题？或者是不是有更好的延迟特性？解释一下为什么？不会出现任何问题，也不会有更好的延迟特性。因为求值阶段后三级的下拉网络由求值管和前级输出共同决定，求值管导通并不会影响输出，因为clk为1后，决定后三级的输出的仅有前级输出 试问在后三级的求值管被移除的情况下，假定时钟初始时处于求值状态（=1），然后该逻辑模块进入预充状态（=0），会不