复旦设计方法asicdesign

1、复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC44.1概述 可编程逻辑器件 (programable Logic Device)简称PLD 70年代 PROM, PLA, PAL 80年代初 GAL Latice 公司 84年 EPLD (CPLD) Altera 公司 85年 FPGA Xilinx 公司 90年代0.18um, 1.8V, 56层布线,几百万门,速度200MHz,内部RAM, 片内DLL,丰富的布线资源. 强大的EDA软件和IP支持,朝高速,高密度,低功耗,大容量方向发展 复旦大学专用集成电路与系统实验室复旦大学专用集成电

2、路与系统实验室第四章第四章 可编程可编程ASIC44.1概述 可编程ASIC (FPGA,CPLD)特点 规模较大(几千门几百万门) 适用于时序,组合等各种逻辑电路 大部分具有重复特性 设计周期短,风险小,设计费用低 现场和在系统编程复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC44.2可编程ASIC器件的结构,资源和分类 44.2.1基本结构 可编程ASIC器件包含有三种编程资源: 可编程逻辑功能块 (LOGIC FUNCTION BLOCKS) 可编程输入输出块 (I/O BLOCKS) 可编程连线资源 (INTERCONECT)复旦大学

3、专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4可编程逻辑功能块 (LOGIC FUNCTION BLOCKS) 可编程逻辑块是ASIC器件实现逻辑功能的主要部分。目前的可编程ASIC器件中有三种不同类型的基本逻辑单元 基于查找表的逻辑单元结构 基于多路选择器的逻辑单元结构。 传统可编程阵列逻辑。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验

4、室第四章第四章 可编程可编程ASIC4可编程输入一输出块I/O提供外部封装腿与内部逻辑块之间的接口。I/O的设计须考虑许多要求 支持输入、输出、双向、集电极开路和三态输出模式 与同一生产厂家的其它可编程ASIC系列芯片接口 可根据需要选择高驱动能力高速或低功耗、低噪声等等。 要求1/0块能兼容多个电压标准复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4可编程连线资源提供逻辑功能块与逻辑功能块之间及逻辑功能块与I/O之间的连线。 连线资源的延迟特性直接影响芯片的性能。按布线延迟可否预先估算，可编程互连资源可分为统计型和确造型二类复旦大学专用集成

5、电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC44.2.2编程技术-可编程逻辑器件是通过可编程开关来实现器件内部连线和逻辑功能块的编程控制。习惯上把编程开关的实现方法称为编程技术。 可编程ASIC的编程技术主要可分为 静态RAM (SRAM)编程技术 浮栅编程技术 反熔丝编程技术 复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4SRAM编程技术 SRAM编程技术是由静态存贮单元来实现编程控制的。对芯片内阵列分布的SRAM加载不同的配置数据，芯片可实现不同的逻辑功能。 编程控制是用SRAM单元去控制传输门或多

6、路选择器，每个静态存储单元载入配置数据中的一位，控制FPGA逻辑单元阵列中的一个编程选择。采用SRAM编程技术可以重复编程，且电路编程构造与再构造的速度很快复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4SRAM编程技术 采用SRAM编程技术，芯片一旦断电，SRAM编程数据就会丢失，因此使用时需要在ASIC芯片外附加一个非易失性的存储器。通常用一个PROM或EPROM器件实现。并且由于内部编程控制使用大量的传输门开关，使电阻较大，对信号的传输速度

7、有一定影响。每个SRAM编程点一般需要6-7个NMOS管实现，因此芯片的面积相对较大。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC 采用SRAM 编程技术时，通常将一定格式的配置数据存放于ASIC芯片外附加的PROM或EPROM中，在系统加电进行配置时，将配置数据加入ASIC芯片内的SRAM单元中，亦可由微处理器控制，直接将数据加载SRAM单元中 目前采用SRAM编程技术的ASIC产品，主要有XilinxFPGA各个系列，AlteraFLEX各

8、个系列和APEX系列的产品以及AT&T公司的DRCA系列产品等。Actel的系统可编程门阵列 (SPGA)也采用了SRAM编程技术复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4反熔丝(Antituse)编程技术 反熔丝编程技术是相对于熔丝技术而提出的。熔丝技术用于PROM，PLD器件中，编程时把熔丝编程器件的熔丝烧断。反熔丝技术则相反，编程前，编程器件呈现十分高的阻抗 (100M),当加上编程电压时，则建立低电阻(500)，处于永久的导通状态，因而是一次性编程的。 反熔丝编程的优点: 开关面积小，导通电阻低。 不需要附加PROM或E

9、PROM，保密性好。 主要缺点是一次性编程，成本相对提高。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4反熔丝(Antituse)编程技术 Actel公司的ACT系列FPGA采用反熔丝编程技术。美国的QuickLogic公司及Xlinx8100系列，也采用反熔丝技术。由于需求问题，Xlinx已放弃反熔丝技术，Cypress也不采用反熔丝编程元件而要推出基于SRAM的产品。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4浮栅编程技术 浮栅编程技术包括EPROM、EEROM及闪速存储器(Fla

10、sh Memory)。这三种存储器都是用悬浮栅存储电荷的方法来保存编程数据的，因此在断电时，存储的数据不会丢失 浮栅编程技术具有可擦除性，电路可再构造，并且可作为非丢失器件，在掉电后仍能保持编程数据，不需要外接永久性存储器。 浮栅编程技术的工艺较复朵，功耗比较高。 浮栅编程技术的主要产品是Altera公司的Classic和MAX系列产品，Latice，AMD公司的产品也采用浮栅编程技术，Xlinx的CPLD产品采用FastFlash技术。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实

11、验室第四章第四章 可编程可编程ASIC复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC44.2.3可编程逻辑单元结构 可编程逻辑单元是可编程ASIC的核心，是可编程ASlC器件实现各种逻辑功能的基础，目前可编程ASIC的逻辑单元结构主要有以下几类: 基于查找表LUT(Look-up-Table)的结构 基于多路选择器 (MUX)的结构 基于传统PLD结构的可编程逻辑单元复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4基于查找表型(LUT)可编程逻辑单元结构-基于查找表型可编程逻辑单元结构的器件

12、，其组合逻辑功能是通过“查找表”来实现的。查找表LUT是利用数字存储技术将逻辑功能真值表存储起来，通过“查表”方式实现逻辑功能4查找表型结构的优点是可以构成相当大的逻辑。目前采用这种结构的产品有Xlinx的XC3000，XC4000，XC5000系列及Spartan系列和Virtex系列;Altera的FLEX10K，FLEX8K，FLEX6000系列;APEX20K系列也具有LUT结构。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可

13、编程可编程ASIC4例子:用查找表结构实现一位全加器的方法。一位全加器有三个输入Ao，Bo和进位输入Ci;有二个输出:和数输出So和进位输出Co。其逻辑方程为:4 So=Ao+Bo+Co，Co=AoCi+BoCi+AoBo4 用查找表结构实现一位全加器，要求查找表有三个以上的输入端和二个以上的输出端。若选用XC3000系列可将原来五输入的32xl SRAM分成两个16x1的存储器;每个存储器只用1半，即用两个三输入的8X1存储器分别存入So，Co的值。4如果选用含有四输入查找表的系列实现一位分加器，需要用二个四输入16Xl SRAM，每个存贮器也只用1半。复旦大学专用集成电路与系统实验室复旦大

14、学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4多路选择器型可编程逻辑单元结构-多路选择器型可编程逻辑单元结构中基本的构成部分是多路选择器 (Mux)，它是利用多路开关的特性来形成不同的逻辑功能。4例如具有选择输入s和输入信号a和b的多路开关，输出的f=sa+sb,当置b为逻辑零时，多路开关实现与的功能:f=sa;当置a为逻辑1时，多路开关实现或的功能，f=s+b。4 Actel公司的Act系列器件的可编程逻辑单元采用MUX型结构。图(413)为Act-l的逻辑模块(称为LM)。它可以完成任何输4入为二变量的功能、大

15、部分三变量功能及某些四变量功能。Act-l的LM由三个两输入多路开关和一个或门成，共有八个输入和一个输出，可以实现的函数为:4 _ _ _4 f=(S3+S4)(S1w+S1x)+(S3+S4)(S2y+S2z)4通过对输入变量进行不同的设置，可以实现7力种逻辑函数4多路开关型的LM结构其基本单元较小，结构简单，逻辑单元的利用率高，但因此而需要大而复杂的连线资源复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4传统PLD类型的可编程逻辑单元结构-现今流行的复杂PLD即CPLD结构是

16、从传统PLD结构演变而来的。以Altera公司的MAX系列CPLD为例，它的宏单元中的逻辑阵列是由可编程宽输入的与阵列和固定的或门及异或门组成。我们知道，任意组合逻辑都可以用输入变量的乘积项之和形式表示出来。因此这种AND-OR阵列结构能够产生输入变量的任意组合逻辑。4MAX7000系列宏单元由逻辑阵列，乘积项,选择矩阵和可编程触发器组成,可用较少的功能块来形成逻辑函数，这样可以降低连线的规模，使连线延迟得到较好的控制4这类结构的缺点是输入端有效利用率不可能很高，导致芯片面积利用率的降低。同时CPLD结构的乘积项阵列用到线与结构和上拉电阻，故增加了静态功耗。复旦大学专用集成电路与系统实验室复旦

17、大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4传统PLD类型的可编程逻辑单元结构-现今流行的复杂PLD即CPLD结构是从传统PLD结构演变而来的。以Altera公司的MAX系列CPLD为例，它的宏单元中的逻辑阵列是由可编程宽输入的与阵列和固定的或门及异或门组成。我们知道，任意组合逻辑都可以用输入变量的乘积项之和形式表示出来。因此这种AND-OR阵列结构能够产生输入变量的任意组合逻辑。4MAX7000系列宏单元由逻辑阵列，乘积项,选择矩阵和可编程触发器组成,可用较少的功能块来形成逻辑函数，这样可以降低连线的规模，使

18、连线延迟得到较好的控制复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC44.2.4互连特性 从互连特性上可将可编程逻辑器件结构分为两大类。 类似PAL的确定型结构， 类似于门阵列的统计型结构复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4确定型互连结构- 确定型结构提供的互连特性是在实现相同功能时每次实现相同的布线模式。所以这类PLD器件布线延迟特性是确定的。4 Altera公司器件属确定型互连结构。图 (416) 为MAX7000 系列器件的结构示意图。其PIA (Programmable

19、Interconnect Array)可编程互连阵列为全局总线可编程通道，通过编程将各逻辑阵列块相互连接构成所需的逻辑。MAX7000的所有专用输入，I/0控制和宏单元输出均馈送到PIA，PIA把这些信号送到整个器件内的各个地方。PIA好象一个巨大的开关块。它使得一个LAB的输出很方便地与另一个LAB 的输入相连。并且通过固定的开关数，使得布线与延迟计算变得非常简单，并且确定。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4图(417)是Altera的FLEX8000系列的结构图

20、，FLEX8000器件内部逻辑单元与I/O引脚及逻辑单元之间的互连是通过快速通道 (FastTrack)。FastTrack是由一系列水平和垂直的连续式布线通道组成。每个行连线带由上百条行通道组成，每个列连线带有几十条列通道。信号按一定的规则通过行通道、列通道在LAB之间及LAB与I/O之间传输，它们的连线延迟基本也是固定的复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4统计型互连结构4 统计型互连结构的设计系统，在执行相同的功能时每次给出不同的布线模式。因而延迟信息也不相同。这

21、种结构的设计系统一般允许设计者对布线作速度或逻辑单元数目等性能方面的限制性要求。Xlinx和Actel公司的FPGA被称为是统计型结构的。4 图(418)为XC3000系列的连线结构图。XC3000系列的布线资源有通用连线、直接连线及水平和垂直长线几种，它的通用连线在CLB与CLB或CLB与IQB的行列之间，由水平金属线段和垂直金属线段组成，通过开关矩阵把各线段连在一起。XC3000系列器件，布线时两块可编程逻辑单元之间的连线路径,通过的开关数，一般是不确定的。因而这种连线资源的延时通常是不可预测的。Xlinx FPGA相同，ActelFPGA器件的布线模式也是不确定的。图(4.19) 为Ac

22、tel的内部可编程连线结构示意图。由图可见,它的水平互连线是各种长度的金属线通过反熔丝开关编程连接，垂直通道的互连线是一系列连续的连线，它的连线路径也是不确定的，延迟是不可预测的。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC44.3可编程ASIC开发系统 用可编程ASIC(FPGA/CPLD)芯片构成ASIC，要有相应的开发软件,它一般包括: 设计输入软件(Design Entry) 单元库(Library) 仿真软件(Simulation) 物理设计软件(Mapping ,

23、P&R, Make bit Stream , Download)4431可编程ASIC设计流程 可编程ASIC的设计流程如 (420)所示，即设计输入，设计实现和设计仿真复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC 设计输入:设计输入阶段的目标是产生一个网表文件，以供设计实现用。常用的设计输入方法有以下几种: 原理图输入-利用原理图编辑器并使用单元库中的元件符号进行逻辑设计 硬件描述语言:除原理图输入外，设计输入也常采用硬件描述语言复旦大学专用集成电路与系统实验室复旦大

24、学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC 设计实现-设计实现是设计开发过程的核心部分，设计实现阶段将产生一个完整的己布局布线的设计和一个配置位流文件。 设计经过优化，分配成适合相应器件逻辑功能块和其它资源的小块，并选择合适的布局、布线算法。 布局是把逻辑单元分配到ASIC芯片内物理位置的过程。布局采用的算法与器件结构有关。 布线是完成ASIC器件内所有逻辑连接的过程，自动布线软件采用的算法同样与器件结构有关。如ActelFPGA器件采用分段通道布线，xilinxFPGA器件采用迷宫布线算法。 最新的设计实现工具在布局、布线期间对整个信号通道执行时序分析。因此用户可以对设计规

25、定性能要求。新的设计实现工具还具有支持递增设计的特性。它可以使设计在原有基础上进行一些小的改动而保存原有未变部分的物理实现和时序特性，这个部分不需要重新仿真和测试。设计实现工具采用的算法与器件结构有密切的关系，因而各个可编程ASIC制造公司都提供由他们本公司开发的设计实现软件复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC 设计仿真-通常用于设计的有二类仿真，一类是逻辑仿真，包括功能仿真和时序仿真,另类是时序分析。 功能仿真是在完成设计输入和产生网表后进行，是对设计的逻辑功能正确性的验证,没有物理设计的时序信息。 时序仿真是在物理设计 (布局、

26、布线)完成获取时序信息后进行。功能和时序仿真通常采用第三方提供的或由本公司设计开发的仿真器进行，仿真器需要输入激励，具有输出显示并有返回注释的功能。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC 时序分析器是一种静态仿真工具。时序分析工具不需要输入激励而代之以时序分析器对关键路径的验证。大部分设计系统可将时序分析检验到的时序违反返回至设计输入，并且在重新完成布局、布线步骤之前标注关键路径的特征，在下一步使用布局、布线软件时给予特别的注意，以便布线延迟最小。但这是一个冗长的迭代过程。使用逻辑综合可以自动进行这个设计过程的迭代阶段。在使用逻辑综合

27、时，关键路径的信息被计算到逻辑综合中，并且时序约束被建立于前馈路径(这称为是正向注释)送往布局布线软件。 4 设计仿真是捕获和排除一些潜在故障的恰当方法，保证设计在最坏情况下，可靠的工作。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC44.3.2 Xilinx设计开发系统 Xilinx可编程ASIC的设计流程主要包括: 输计输入 设计实现 设计仿真复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4

28、1、设计输入- Xilinx可以原理图或ABEL，VHDL,VerilogHDL硬件描述语言进行设计输入，亦可采用混合型的设计输入方法。Xlinx可使用第三方设计输入与仿真工具，也可以与产生EDIF网表文件的其它工业标准CAE工具接口，(包括Synopsys，Cadence，Viewlogic，Orcad ,ALDEC ACTIVE-HDL等等。) 复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4Xilinx设计通过utility程序将xilinx设计输入工具产生的网表转换成xilinx网表格式XNF文件，以供xilinx设计实现与仿真用。4

29、Xilinx提供对多种综合工具的接口，包括LogiBLOX Express，状态编辑器等。LogiBLOX工具是基于图形的高级语言，可以利用原理图编辑器输入并设计，产生通用的高级功能模块包括加法器，计数器，译码器，移位寄存器和RAM、ROM等，为设计提供了确定尺寸和功能 的模块库。LogiBLOX编辑器能自动地为每个功能模块选择相应的结构资源，并对设计进行优化。 复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4XilinxExpress软件具有对FPGA逻辑分析，综合及优化的功能。Express工具输入VHIDL或VerilogHDL格式的文

30、件，并能对HDL源文件进行分析，检查句法错误。Express以选定的Xilinx器件结构对VHDL或VerilogHDL输入文件进行逻辑综合并根据用户的设计约束，时序要求对设计和算法功能进行优化，产生一个优化的XNF网表文件，以供设计实现工具用。4Xilinx开发软件的设计环境支持层次设计输入;顶层的符号图形定义功能块，底层定义每个功能块的逻辑，层次设计有助于构思，易于设计调试，易于递增设计和平行式设计。使用层次设计时应注意考虑层次名和对器件和网线的命名。层次设计允许对不同层次的元件采用不同的设计输入工具。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编

31、程ASIC42、设计实现-XilinxFPGA,CPLD设计流程在完成设计输入后用Xilinx自主开发的物理设计软件以高度自动化程度完成从网表格式转换到产生配置FPGA的位流文件的全过程。4Xilinx XACT设计实现软件的流程可以用Xmake程序来自动进行，它包括以下几个部分(1)XNF转换 (XNF-Translation) XNF文件是Xilinx网表格式文件，是一个含有设计的逻辑及连接信息的ASCII文本网表格式，也支持设计的时序信息。不同的输入工具需用不同的格式转换程序来完成格式转换。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC

32、4(2)合并(Merging) 合并分层设计及多设计输入源产生的多个文件为一个XNF文件4(3)映射 (Map) 映射取XNF文件并将逻辑映射到Xilinx逻辑单元阵到结构中，映射步骤产生map文件。 4(4)布局一布线 (Place and Route) XMake使用自动布局、布线软件APR或PPR对设计自动布局布线。4(5)产生位流文件 XMake用makebts程序产生位流文件bit，用于FPGA编程。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC43、设计仿真-Xilinx设计仿真包括功能/时序仿真，静态时序分析及在电路上验证。Xi

33、linx设计仿真采用第三方仿真工具，这些仿真工具部集成到Xilinx设计开发系统中。4 功能仿真在设计输入，产生网表文件后进行。集成工具可以从输入软件直接进入仿真软件。此时网表文件只有元件延时信息。4 时序仿真在完成布局，布线并将布线延时信息反馈注释到网表文件后进行。 静态时序分析在实现布局-布线前和布局-布线完成后进行。4 Xilinx支持交互式静态时序分析工具。Xdelay静态时序分析器可以快速检测关键路径和时序危险。并在时序分析报告申提供详细的延时信息。4 用Xlinx加载电缆在实际电路板上给器件配置位流文件，可以在典型工作条件下对设计进行测试，验证。复旦大学专用集成电路与系统实验室复旦

34、大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4Xilinx设计开发软件，有第三方支持的设计输入和设计验证工具，有自主开发的设计实现软件，有多种形式的设计输入方式，还有统一的单元库和LogiBLOX库。Xilinx提供给用户的是集成化的设计工具和设计环境，Xilinx集成化的设计工具有两个系列的产品。 Foundation系列 Alliance系列复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4Foundation系列是一个高度集成的工具，它以集成化的设计环境提供给设计者完成FPGA,CPLD器件整个设计流程的工具，包括设计输

35、入，逻辑综合与优化，仿真及时序驱动的设计实现。Foundation系列支持标准HDL设计，包括VHDL,Verilog HDL和ABEL。Foundation系列还集成了LogiBLOX模块生成器和Xilinx的CORE Generator系统。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4Alliance系列软件-Alliance系列软件是开放式的系统软件，可以让用户根据应用需要，自由选择EDA设计环境，Alliance系列采用了 Xilinx 先进的时序驱动设计实现软件，含有LogiBLox模块发生器。支持增量设计并集成了Xilinx内

36、核发生器系统。其综合工具采用了先进的A.K Aspeed算法，具有图形化约束编辑器，加快了时钟速度，使设计性能最佳。4 Alliance系列软件对多种EDA环境提供相应的库和界面，便xilinx先进的实现技术与合作方EDA工具优势相结合，为设计者提供了功能强大的整体设计方案。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC44.3.3XilinxFPGA的配置4 配置是加载设计生成的编程数据到一个或多个LCA器件的运行过程，以定义内部功能块及其互连功能。4 Xilinx开发系统在完成设计输入，设计实现及设计验证后可以调用MakeBits程序和M

37、akePROM程序来产生配置文件，最终的配置数据被加载到FPGA的配置存储单元。 复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4Makebits程序产生二进制配置文件.Bit文件，.Bit文件可以用Dawnload电缆或Xchecker电缆来配置FPGA。4 MakePROM程序把bit文件转换成包含配置信息的PROM文件，当用户要用PROM存储XilinxFPGA配置信息时，用该文件对PROM编程。PROM文件包含标题，地址，PROM数据和校验信息。4 XilinxFPGA器件有三个配置模式管脚M0、M1和M2，配置前选择M0、M1，M2

38、的电平来决定配置模式。配置之后这些管脚可以用作辅助连接。XACTStep开发系统不利用这些资源。除非它们在数据输入时被明确规定;放置一个称为MD2、MDl或MD的焊盘符号代替输入或输出焊盘符号。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4XilinxFPGA有多种配置模式。4 (一)主模式有三种主模式;在主模式中FPGA从外部数据源,如并行或串行的PROM加载配置数据。FPGA内部振荡器产生配置时钟CCLK驱动从属的外部数据源如PROM的时钟CLK，并接收PROM的数据加载到FPGA内部的存储器。 三种配置主模式为: 1、串行主模式:串行

39、主模式数据源 (如串行PROM)以串行配置数码对FPGA进行配置。 2、向上并行主模式:并行主模式FPGA接收并行的字节数据。“向上”并行模式中起始地址从0000H开始向上递增 3、向下并行主模式，该模式中FPGA同样接收并行的字节数据。向下并行模式只是起始地址从3FFFH开始向下递减。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4(二)非主模式 4、串行从模式 串行从模式使用串行数据配置，并在同步配置时钟CCLK作用下进行。 5、同步外设模式 在外设模式中，FPGA芯片作为微处理器的外设并通过微处理器来对FPGA进行配置。同步外设模式中外

40、部提供的时钟信号送到CCLK便数据串行化。 6、异步外设模式 FPGA芯片同样通过微处理器来进行配置，但是内部振荡器产生CCLK信号使数据串行化。 复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC 7、特快模式 特快模式类似于串行从模式，在同步配置时钟CCLK作用下进行配置。只是数据是以并行的格式存在，而且一次一个字节定时进入目标器件。数据并行地加载，而不是内部串行化。配置数据的八位由每个CCLK周期加载，因此特快模式的数据运行率是其它模式的八倍。特快模式的位流与其它配置模式不兼容。具有相同配置的多个从属器件可以并行地将D0-D8，输入连接起来

41、，这样多个器件就可以同时配置。 8、串行菊花链模式 具有不同配置的多个器件可以按“菊花链”连接在一起。FPGA开发系统对菊花链设计生成组合配置的菊花链位流，采用菊花链模式时，须将所有器件的CCLD管脚并行地连接起来，每个器件的DOUT连接到下一个器件的DlN管脚。与PROM连接的FPGA称为引导芯片，它可使用串行、并行和外设工作模式。其他FPGA芯片使用串行从模式。当引导FPGA芯片配置完后，它的输出引脚DOUT输出另一个 FPGA芯片的配置码，并生成配置时钟。如此逐级完成所有FPGA芯片的配置复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC复

42、旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室异步外设模式复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室特快模式复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4 4.5 Xilinx可编程ASI

43、C器件-Xilinx公司建于1984年，1985年推出世界上最早的现场可编程门阵列(FPGA)。目前Xilinx公司是世界上CMOS可编程逻辑器件的最大供应商之一。 Xilinx公司的CMOS可编程逻辑器件目前有三大类产品 1、基于CMOS SRAM工艺的可重复编程逻辑器件现场可编程门阵列FPGA。目前已开发有XC2000系列，XC3000系列，XC4000系列，XC5200系列及Spanan系列和Virtex系列。 2、基于反熔丝编程技术的一次性可编程FPGA有XC8100系列。 3、复杂可编程逻辑器件CPLD，有XC7200、XC7300系列EPLD及XC9500系列CPLD。 以XC40

44、00和XC5200系列为例，介绍XiIinx公司FPGA产品的结构和性能特点复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC4 4.5.1 XC4000系列器件的结构和性能 XC4000系列是Xilinx公司的第三代FPGA产品，并且是最早具有芯片内RAM 功能的系列。XC4000的CLB中具有快速进位逻辑，芯片四周有宽位沿边译码器，XC4000系列还有边界扫描电路等结构。XC4000E和XC4000EX系列比XC4000系列有更高的系统速度，XC4000E 和XC4000EX器件能在同步系统时钟速率超过80MHz的条件下运行，其内部性能可以超

45、过 15OMHz;XC400OE，XC4000EX比XC4000系列有更大的容量，目前最大容量可达18万门复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC XC4000EX还提供了许多新的布线特性，包括专用高速时钟缓冲器。XC4000XL是XC4000EX器件的具有高性能、低电压的改进型。 XC4000E器件的输出管脚与相应的XC4000器件是一致的。一个XC4000器件可实现的位流能用于编程相应XC4000E器件。然而由于XC4000E器件包含许多新的特性，因此一个XC4000E器件可实现的位流不能下载到相应的XC4000器件中去。复旦大学专

46、用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC XC4000系列的结构。4一、XC4000系列CLB (Configuration Logic Block) CLB是Xilinx公司FPGA器件的基本逻辑单元。CLB以阵列形式排列于芯片中央。CLB的基本结构由LUT和可编程触发器组成。XC4000系列CLB的结构如图(470)所示。l、基本构成:每个CLB由二个四输入查找表、1个三输入查找表及二个D触发器组成。每个CLB可以实现两个独立的四变量逻辑功能或任意五变量逻辑功能甚至九变量的某些逻辑功能。每个CLB有13个输入端，包括8个LUT输入，4个控制输

47、入端和1个时钟输入端。每个CLB有4个输出端。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC2、片内RAM XC4000的任何一个CLB都可以被编程为16X2位或32Xl位RAM。在RAM模式，F和G LUT变成可写的。作为16X2位RAM时，输入端F1F4，G1G4 用作RAM的地址线，如它们在RAM模式中一样，但其它控制输入端被重新定义。DIN和H1变成两个数据输入，S/R作为读写选择之用。作为32X1位RAM时，H1改为地址线，DIN是单个数据输入，S/R为读写选择。在l6

48、X2位RAM模式时，读数据在F和G逻辑功能块的输出端是有效的。在32Xl位RAM模式时，则在H逻辑功能块输出端是有效的。 利用XC4000片内RAM 的特性，一个CLB可以实现32位存储器，而它们触发器仅能存储二位数据，这样大大减少了数据存储的成本并大大丰富了芯片设计功能。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC3、快速进位逻辑 XC4000的三个逻辑功能块中还提供了专用硬件来实现CLB之间的进位通道。使实现加法器、减法器、计数器功能时速度大大提高。实现快速进位逻辑时CLB的F、G逻辑功能块用作计算和，而专用硬件逻辑计算进位。专门的互连

49、把进位信号布线到相邻的逻辑块。这个进位逻辑可以配置来建立任意长度的高速序列发生器、计数器、加法器、减法器等。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC二、XC4000系列的IOB XC4000系列IOB的结构如图(471)所示。 (1)XC4000IOB的输入由缓冲器;触发器或锁存器组成。信号可直接输入内部或经触发器或锁存器输入。XC4000的IOB只能固定为TTL电平输入;XC4000系列IOB的缓冲器到触发器、锁存器间有一个延迟选择开关，输入数据可以编程选择经延时或直接到镀发器/锁存器。 (2)XC4000IOB的输出部分也由三态缓冲

50、器、触发器/锁存器组成，输出信号可配置选择直接或经存储单元输出。可经配置控镭输出信号和输出便能信号反相，控制输出缓冲器的转换速率及输出缓冲器是双向传输事三态输出。XC4000系列IOB的缓冲器具有l2mA驱动电流能力，若与相邻输出缓冲器线与时可有24mA电流驱动能力。 (3)XC4000的10B具有上拉或下拉电阻，当IOB管脚悬空管脚悬空时可经编程控制该管脚的电平为VCC或地。以减少功耗。上拉和下拉电阻的值约为100K。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC (4)XC4

51、000系列IOB的输入部分触发器/锁存器与输出部分的触发器/锁存器的时钟端是分开的，时钟极性均可单独配置。 (5)XC4000系列芯片四周的每一边均附有4个宽位输入快速译码器电路，每边的译码器共享一组输入。这些输入来自CLB、IOB的信号。沿边译码器能在10ns内产生输出，需要时还可以将每个译码器在它的中心分成两个一半规模的译码器。利用沿边宽位译码器可以节省CLB资源。特别对输入地址或数据位数大于CLB逻辑功能块输入端数目时，沿边译码器十分有效地解决了快速译码的问题 (6)边界扫描 XC4000系列的IOB其内部逻辑还包含有与边界扫描测试相兼容的控制测试的逻辑结构。包括指令寄存器、数据寄存器、

52、移位寄存器，当选择边界扫描配置时，三个用户I/O腿作专用输入、输出端。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC三、XC4000系列互连资源 XC4000系列有丰富的互连资源，CLB的输入、分布在块的四边为布线提供了非常灵活的条件。输出端口均匀分布在块的四边为布线提供了非常灵活的条件l、CLB的互连 XC4000系列CLB互连资源有单长线、双长线和长线 (1)单长线 (single length line) 单长线是CLB之间网格状的金属连线。水平线和垂直线交汇于开关矩阵PSM。如图472。每个开关矩阵有若干个节点，这些节点由可构造的N沟

53、道开关晶体管组成。根据需要直接或拐弯建立单长线之间的连接。单长线和CLB的输入和输出之间有灵活的连接点。CLB 的所有输入端都可由邻近的单长线驱动。每个CLB的输出端也都可以驱动邻近的单长线。 复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC (2)双长线 (DoubleLengthLines) 双长线由二倍于单长度线的金属连线组成网络状分布。每根双长线要经过两个CLB距离再交汇于开关矩阵，提供芯片中程距离连线的灵活性。双长线一双为一组。除了时钟端输入外，所有CLB的输入均由邻近的双长线驱动。每个CLB输出都可驱动邻近的水平或垂直的双长线。通用

54、单长线和双长线提供了相邻功能块之间的快速布线和复杂布线的最大的灵活性。它们每通过一次开关矩脖增加一次延迟。双长线比单长线通过开关矩阵的次数少一倍，因而延迟小。 复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC (3)长线(LongLine) 长线跨越芯片纵向或横向网格状分布于整个芯片。CLB的输入可以由相邻的长线驱动。CLB的输出则可以通过三态缓冲器或单长 线连接到长线上。单长线可通过可编程连接点PIP连接长线。双长 线不与其它线相连。每个CLB周围有三态缓冲器(TBUF)，可用来驱动邻近CLB上方和下方的水平长线。三态缓冲器可以由相邻CLB的

55、X、Y、 XQ、YQ的输出所驱动，或者由附近单长线所驱动。三态缓冲器的 便能信号来源于相邻的垂直单长线或长线。位于阵列左边和右边的 IOB的附近，有附加的TBUF。这些TBUF可以用来在水平长线上 实现多路多用或双向总线功能。长线末端有可编程上拉电阻。XC4000有八条全局线。由专用全局缓冲器驱动，可用作全局时 钟线或高扇出控制线。每根长线在正中央由可编程开关分隔咸两个独立的布线通道，以提高长线的利用率。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC (4)四倍长线 XC4000

56、EX另有12根垂直和12棍水平的四倍长线通过CLB的行和列，如图(473)所示。四倍长线的长度是单长线的四倍，线段与线段之间通过缓冲的开关矩阵连接，信号在四倍长线上传送，进入缓冲开关矩阵前要通过三个CLB的缓冲器，四倍长线以四根为一 组，交替地与缓冲开关矩阵连接，因此在行或列申的每根线每隔三个CLB区域通过一个缓冲开关矩阵。每个缓冲开关矩阵，由一个缓冲器和六个传输管组成，它类似于一般的可编程开关矩阵，但增加了一个可编程缓冲器;它可以有二个以上独立的输入和二个以上独立的输出，但只有一个独立的输入可以被缓冲。布线软件将自动根据设计的时序要求决定一个四倍长线的信号是否应该被缓冲。由于缓冲开关矩阵的作

57、用，四倍长线提供了快速布线。对于跨越器件的长距离重负载信号，四倍长线提供了最快速度布线的有效方法。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC (5)直接互连 (仅XC4000EX有) XC4000EX相邻CLB之间提供了二根直接、高效和快速连线。这些连线使数据流从器件的左边到右边，从顶部到底部非常容易。如图(4，74)所示，信号在直接互连线上传送连线传播延时最小并且不占用通用连线资源。直接互连也提供于CLB与邻近IOB之间，器件左边和顶端的每个IOB有一个与附近CLB的直接通

58、路，由于每个CLB的行和列有两个IOB，阵列右边和底部的每个CLB有一个直接通路连接附近的两个IOB。 自动布线软件使用直接互连可以解决需要最大布线资源和最小连线延时的问题。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC 2、I/O布线-XC4000系列器件增加了环绕 IOB的被称为多用环 (VersaRing)的布线资源。 多用环包括入条双长度线，四条长线以及四条全局连线和两条宽位沿边译码连线。如图(475)所示。多用环布线便管脚布线更灵活，并便管脚“置换:等高层次编辑处理的功

59、能更强。XC4000EX系列在CLB阵列和I/O脚环之间还有八条互连通道，提供了引腿分配的通用性和固定引腿的灵活性。这些布线通道被称为八倍线，因为每隔七个CLB，它们可以被一个具有分裂器开关功能的可编程缓冲器断开。这些缓冲器是交错的，所以每根线沿器件边每隔七个CLB区域通过一个缓冲器。八倍线绕器件的角析弯复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第四章第四章 可编程可编程ASIC (5)直接互连 (仅XC4000EX有) XC4000EX相邻CLB之间提供了二根直接、高效和快速连线。这些连线使数据流从器件的左

60、边到右边，从顶部到底部非常容易。如图(4，74)所示，信号在直接互连线上传送连线传播延时最小并且不占用通用连线资源。复旦大学专用集成电路与系统实验室复旦大学专用集成电路与系统实验室第五章第五章 电路级设计电路级设计45.1集成电路工艺双极型(Bipolar) 比MOS速度快，但需要更多的功耗 比MOS有更高的跨导，因而有更好的信号放大功能 相对高性能的MOS工艺，B;polar工艺步骤简单MOS(PMOS,NMOS,CMOS) 功耗低，速度慢，驱动能力差。 器件性能和器件的几何形状关系密切，因而能通过改变几何参数调节器件性能。 器件密度比Bipolar高，易于大规模集成。复旦大学专用集成电路与系统实验室复旦大