加法器实验报告

1、 "°。 A "o° 右 /TJo43o - & 力哒器诙报告a o« b o° na 2*丿c -3 r 旷nsr加法器实验报告实验一【实验名称】1位加法器9"小【目的与要求】L掌箍1位会水器的设计2；孝窘I位加法器的扩展【实验内容】L设计1位全加器 a 2. #1他全加馨扩晨为4位全加器朱傥4位的全加器寵做加减法运算【操作步骤】X 1位全加器的设计(1)写出1位全加器的真值表(2根据真值表写出表达式并化简(3)画出逻辑电路quartusll进行功能仿真八检验逻辑电路是否正确八将仿真波形截图并粘贴于此(B)如果电路

2、设计正确将该电路进行封装以用于下一个环节2将1位全加器扩展为4位全加器1位全加器扩展为4位的全加器画出电路(2)分别用两个4位补码的正数和负数验证加法器的正确.a 矶°” <n a c性(注意这两个数之和必须在4位补码的数的范围内，这两个数包括符号 在内共4#),用quartusll进行功能仿真并对仿真结果进行截 图。參#4隹的全加器龍进谢<4位加法箱城法的运篦器(1)在4位加法器的基础上，对电路进行修改，使该电路,v. o. » Y卩 o9<.R r不仅能迸舒加法运聲而且逐能迷行滅養运束画曲犧电賂°八 » -X(?)井别用两余4位补矚

3、的正数和费数验证该电鳖的正痛数之和必须在4位补码的数的范围内)，用q uartusl I进行 鲂解傍真并对爲咦结果进行裁图拿mai篇二：加法器的基本原理实验报告 一、实验目的1、了解加器的基本原理。掌握组合逻辑电路在Quartus II 申的图形簟入方法憑文本输入龙憑2、学司和掌握半加器、全加器的工作和设计原理3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练.o w e a° o M a c c4运用壮订og; ffl)L ><4 Qdartus H下遴短工程开发,调试範榜4. 掌握半加器设计方法 WV* -5；掌握全加器的工作原理和使用方法1、建

4、立一个 Pro ject °2. 图形输入设计：要求用VHDL结构描述的方法设计一个半加器炙进行编译，修改错诔P5. 对该VIIDL程序进行功能仿真和时序仿真Simulation：C 2世肝*O.叭.三，实验步骤1 m 启动 Quartus 112.建立新工程NEW PROJECT设定项目保存路径项目名称顶层实体名称4、建立新文件 Blok Diagram/Schematie FileQ C99 9 > O w 9 v 9 « 9 5. 保存文件FILE /SAVE 6；原理图设计输入元件符号放置通过EDIT_&gt；SYMBOL插入元件或点击图标 |F.-元

5、件移动礼件犢动元件刪除管脚命名PINNAME元件之间连线（直接连接，引线连接）CT.<®4*O" ><3 O仁保存原理图8 、编译;顶层文件设置* PROJECT_&gt； Set as. TQp_Level开始 编译 processing_&gt；Stfirt Compilation编译有两种全编译包括分析与综合-9叭*, «?»« -(Analysis&amp； Synthesis)"适 (Fitter) 编程Cassembler)时序分析(Classical Timing* Analys

6、is) 4 个环 节豪而这4水环节各自对应相应菜单命令耳单独发布执行也可 以分步执行L 0$壽邃辑箝量 生成&nb3p；FlLE6EW切L叩血塌就;切煽砂谨Symbol File forCurrent File10 *仿真建立仿真wenjian添加需要的输入输出管脚设置仿真时同 设置栅格的大学设撞输A佶号的破形保存文件管情真功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下；1T00L/SIMULAT0R： TOOL,在 SIMULATOR-MODE 下选择单击Functional,在SIMULATION INPUT栏中指定波形激励文件,Generator Functional Simulator NetistF 生成功能仿真网表文实验现象任务1 :逻辑箭号生成任务厶 釆用基本逻辑门电路设计:，异或设计半加器