第10章可编程逻辑器件

1、第第1010章章 可编程逻辑器件可编程逻辑器件 本章的重点：本章的重点： 1.PLD1.PLD的基本特征，分类以及每种类型的特点；的基本特征，分类以及每种类型的特点； 2.2.用用PLDPLD设计逻辑电路的过程和需要用的开发工具。设计逻辑电路的过程和需要用的开发工具。 本章的重点在于介绍本章的重点在于介绍PLDPLD的特点和应用，的特点和应用，PLDPLD内部的详细结构和内部的详细结构和工作过程不是教学重点。工作过程不是教学重点。本章的难点：本章的难点： 在在本章的重点内容中基本没有难点。但在讲授本章的重点内容中基本没有难点。但在讲授PLDPLD开发工具时，开发工具时，如能与实验课配合，结合本

2、校实验室配备的开发工具讲解更好。如能与实验课配合，结合本校实验室配备的开发工具讲解更好。v学习完本章后，应该能做到：学习完本章后，应该能做到：阐明可编程逻辑器件阐明可编程逻辑器件PLDPLD的有关概念。的有关概念。简述简述PALPAL和和GALGAL器件的结构组成、应用特点及其器件的结构组成、应用特点及其编程方法。编程方法。简述简述EPLDEPLD和和CPLDCPLD器件的结构组成、应用特点及器件的结构组成、应用特点及其编程方法。其编程方法。说明说明ISPISPPLDPLD器件的结构组成及应用特点。器件的结构组成及应用特点。说明说明FPGAFPGA器件的结构组成及应用特点。器件的结构组成及应用

3、特点。 可编程逻辑器件诞生于可编程逻辑器件诞生于7070年代。自问世以来，年代。自问世以来，PLDPLD经历了从经历了从PROMPROM、PLAPLA、PALPAL、GALGAL到到FPGAFPGA，ispLSIispLSI等高密度等高密度PLDPLD的发展过程。的发展过程。在此期间，在此期间，PLDPLD的集成度和工作速度不断提高，功能不断增强，的集成度和工作速度不断提高，功能不断增强，结构更趋合理，使用变得更灵活方便。结构更趋合理，使用变得更灵活方便。与小规模通用型集成电路相比，用与小规模通用型集成电路相比，用PLDPLD实现数字系统，有集成度实现数字系统，有集成度高、速度快、功耗小、可靠

4、性高等优点。高、速度快、功耗小、可靠性高等优点。与大规模专用集成电路相比，用与大规模专用集成电路相比，用PLDPLD实现数字系统，有研制周期实现数字系统，有研制周期短、先期投资少、无风险、修改逻辑设计方便、小批量生产成短、先期投资少、无风险、修改逻辑设计方便、小批量生产成本低等优势。本低等优势。可以预见，在不久的将来，可以预见，在不久的将来，PLDPLD将在集成电路市场占统治地位。将在集成电路市场占统治地位。第一节第一节 概述概述 一、一、PLD的基本结构的基本结构 由与门构成的与阵列用来产生乘积项。由与门构成的与阵列用来产生乘积项。 由或门构成的或阵列用来产生乘积项之和的逻辑函数。由或门构成

5、的或阵列用来产生乘积项之和的逻辑函数。 输入缓冲电路可以产生输入变量的原变量和反变量。输入缓冲电路可以产生输入变量的原变量和反变量。 输出结构相对于不同的输出结构相对于不同的PLD差异很大，有些是组合逻差异很大，有些是组合逻辑输出结构，有些则是时序逻辑输出结构。辑输出结构，有些则是时序逻辑输出结构。二、二、PLD电路表示法电路表示法A B C DF2F2=B+C+DA B C DF11. 输入缓冲器表示方法输入缓冲器表示方法AAA2. 与门和或门的表示方法与门和或门的表示方法固定连接固定连接编程连接编程连接F1=ABC PLD具有较大的与或阵列，逻辑图具有较大的与或阵列，逻辑图的画法与传统的画

6、法有所不同。的画法与传统的画法有所不同。下图列出了连接的三种特殊情况下图列出了连接的三种特殊情况:1.输入全编程，输出为输入全编程，输出为0。2.也可简单地在对应的与门中画叉，因此也可简单地在对应的与门中画叉，因此E=D=0。3.乘积项与任何输入信号都没有接通，相当与门乘积项与任何输入信号都没有接通，相当与门输出输出为为1。 下图给出最简单的下图给出最简单的PROM电路图，右图是左图的简化形式。电路图，右图是左图的简化形式。实现的函数为：实现的函数为：BABAF1BABAF2BAF3固定连接点固定连接点（与）（与）编程连接点编程连接点（或）（或）三、三、PLD的分类的分类一般说来，一般说来，P

7、LDPLD器件可以分为以下几类：器件可以分为以下几类：可编程只读存储器（可编程只读存储器（PROMPROM）可编程逻辑阵列（可编程逻辑阵列（PLAPLA）可编程阵列逻辑（可编程阵列逻辑（PALPAL）通用阵列逻辑（通用阵列逻辑（GALGAL）高密度可编程逻辑器件（高密度可编程逻辑器件（CPLDCPLD、FPGAFPGA）在系统可编程逻辑器件（在系统可编程逻辑器件（ISPPLDISPPLD）PLDPLD的分类（按集成度分类）的分类（按集成度分类）可编程逻辑器件可编程逻辑器件PLD LDPLD （低密度（低密度 PLD）HDPLD （高密度（高密度PLD）EPLDFPGAiSPPROMFPLAPA

8、LGAL1、按与或阵列可编程性分类、按与或阵列可编程性分类A 与阵列固定、或阵列可编程与阵列固定、或阵列可编程A 与阵列和或阵列均可编程与阵列和或阵列均可编程A 与阵列可编程、或阵列固定与阵列可编程、或阵列固定2、按集成度分类、按集成度分类A 低密度可编程逻辑器件（低密度可编程逻辑器件（LDPLD），如），如PROM、PLA、PAL、GAL等均属等均属LDPLD。A 高密度可编程逻辑器件（高密度可编程逻辑器件（HDPLD），如），如CPLD、EPLD、FPGA等均属等均属HDPLD。3、按编程工艺分类、按编程工艺分类A 低熔丝和反熔丝编程器件低熔丝和反熔丝编程器件A 浮栅编程器件浮栅编程器件A

9、SRAM编程器件编程器件A在系统可编程器件在系统可编程器件 阵 列 PLD 与 或 输 出 PROM 固 定可编程TS，OC PLA可编程可编程TS，OC，H，L PAL可编程 固 定TS，I/O，寄存器，互补 GAL可编程 固 定输出逻辑宏单元有五种组态第二节第二节 可编程阵列逻辑器件（可编程阵列逻辑器件（PALPAL） PAL采用双极型熔丝工艺，工作速度较高（采用双极型熔丝工艺，工作速度较高（10-35ns)。PAL的基本结构的基本结构 PAL器件的型号很多，它的典型输出结构通常有器件的型号很多，它的典型输出结构通常有五五种，其种，其余的结构是在这五种结构基础上变形而来。余的结构是在这五种

10、结构基础上变形而来。 PAL是由可编程的与阵列、固定的或阵列和输出电路三部是由可编程的与阵列、固定的或阵列和输出电路三部分组成。有些分组成。有些PAL器件中，输出电路包含触发器和从器件中，输出电路包含触发器和从 触发器触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号的的PAL器件的输入、输出端个数固定。本节介绍器件的输入、输出端个数固定。本节介绍PAL的五种基的五种基本结构。本结构。1. 专用输出结构专用输出结构一个输入一个输入 四个乘积项通过四个乘积项通过或非门低电平输出。或非门低电平输出。 如输出采用或门，为高电平有效如输出

11、采用或门，为高电平有效PAL器件。器件。若采用互补输出的或门，为互补输出器件。若采用互补输出的或门，为互补输出器件。输入信号输入信号四个乘积项四个乘积项II2. 可编程可编程I/O输出结构输出结构可编程可编程I/O结构如下图所示。结构如下图所示。两个输入，一个来自外部两个输入，一个来自外部I，另一来自反馈，另一来自反馈I/O。8个乘积项个乘积项 当最上面的乘积项为高电平时，三当最上面的乘积项为高电平时，三态门开通，态门开通，I/O可作为输出或反馈；乘积可作为输出或反馈；乘积项为低电平时，三态门关断，作为输入。项为低电平时，三态门关断，作为输入。输出使能输出使能OE3. 寄存器型输出结构：寄存器

12、型输出结构：也称作时序结构，如下图所示。也称作时序结构，如下图所示。8个乘积项个乘积项或门的输出通过或门的输出通过D触发器，触发器，在在CP的上升沿时到达输出。的上升沿时到达输出。触发器的触发器的Q端可以端可以通过三态缓冲器通过三态缓冲器送到输出引脚送到输出引脚触发器的反相端反馈回与触发器的反相端反馈回与阵列，可构成时序逻辑电路阵列，可构成时序逻辑电路CP和和输出使能输出使能OE是是PAL的公共端的公共端4. 带异或门的寄存器型输出结构：带异或门的寄存器型输出结构：增加了一增加了一个异或门个异或门把与项分割把与项分割成两个或项成两个或项两个或项在触发器的输入两个或项在触发器的输入端异或之后，在

13、时钟上升端异或之后，在时钟上升沿到来时存入触发器内沿到来时存入触发器内 有些有些PAL器件是由数个同一结构类型组成，有的则是由不同器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。类型结构混合组成。 如由如由8个寄存器型输出结构组成的个寄存器型输出结构组成的PAL器件命名为器件命名为PAL16R8，由，由8个可编程个可编程I/O结构组成的结构组成的PAL器件则命名为器件则命名为PAL16L8。5. 运算选通反馈输出结构：运算选通反馈输出结构：运算选通反馈结构运算选通反馈结构反馈选通电路反馈选通电路的输入变量的输入变量BA+BA+BA+BA+B反馈选通电路反馈选通电路的反馈变量的反馈

14、变量A反馈选通结构的反馈量再接反馈选通结构的反馈量再接至与逻辑阵列作为输入变量至与逻辑阵列作为输入变量PAL器件的应用器件的应用v例例1：用：用PAL器件设计一个数值判别电路。要求判器件设计一个数值判别电路。要求判断断4位二进制数位二进制数DCBA的大小属于的大小属于05、6 10、11 15三个区间的哪一个之内。三个区间的哪一个之内。DBADCYACDBCDCBDYBDCDY210v例例1：用：用PAL器件设计一个数值判别电路。要求判断器件设计一个数值判别电路。要求判断4位二进制数位二进制数DCBA的大小属于的大小属于05、6 10、11 15三个区间的哪一个之内。三个区间的哪一个之内。10

15、011111510001111410010111310000111210011011101001011001010019010000180101110701001106001101050010010400111003001010020011000100100000ABCDY2Y1Y0二进制数十进制数v例例2 用用PAL设计一个设计一个4位循环码计数器，并要求所设计的计数器具有位循环码计数器，并要求所设计的计数器具有置零和对输出进行三态控制的功能。置零和对输出进行三态控制的功能。0111010001151001100110011001Q011110000016111001001141010011

16、01131010001011210000011111100001111101100010119110000011811010001071101010106100101110510010011041011001003101101100211110100011111000000CQ1Q2Q3CY0Y1Y2Y3CPv根据上表画出根据上表画出4个触发器次态的卡诺图，化简后个触发器次态的卡诺图，化简后PAL和触发器可构成时序电路和触发器可构成时序电路PAL ， PLA和和ROM的比较的比较与阵与阵或阵或阵PAL可编可编不可编不可编PLA可编可编可编可编ROM不可编不可编可编可编 采用采用E2CMOS工艺

17、和灵活的输出结构，有电擦除、工艺和灵活的输出结构，有电擦除、可反复编程的特性。可反复编程的特性。 与与PAL相比，相比，GAL的输出结构配置了可以任意组态的输出结构配置了可以任意组态的输出逻辑的输出逻辑宏单元宏单元OLMC（Output Logic Macro Cell）。因此，同一型号的）。因此，同一型号的GAL器件可满足多种不同器件可满足多种不同的需要。的需要。第三节第三节 通用阵列逻辑通用阵列逻辑GALGAL器件器件GAL和和PAL在结构上的区别见下图：在结构上的区别见下图：PAL结构结构GAL结构结构 适当地为适当地为OLMC进行进行编程，编程，GAL就可以在功就可以在功能上代替前能上

18、代替前面讨论过的面讨论过的PAL各种输各种输出类型以及出类型以及其派生类型其派生类型一一.GAL器件的结构器件的结构 GAL器件型号定义和器件型号定义和PAL一样根据输入输出的数量来确定，一样根据输入输出的数量来确定，GAL16V8中的中的16表示器件的输入端数量，表示器件的输入端数量，8表示输出端数量，表示输出端数量，V则表示输出形式可以改则表示输出形式可以改变的普通型变的普通型 GAL16V8的基本结构（下图）的基本结构（下图）8个输入缓冲器8个输出反馈缓冲器一个共用时钟CLK8个输出缓冲器8个OLMC二二 GAL输出逻辑宏单元输出逻辑宏单元OLMC的组成的组成 输出逻辑宏单元输出逻辑宏单

19、元OLMC 由或门、异或门、由或门、异或门、D触发器、多路选择器触发器、多路选择器MUX、时钟控制、使能控制和编程元件等组成，如下图：时钟控制、使能控制和编程元件等组成，如下图：组合输出时序输出三三 . 输出逻辑宏单元输出逻辑宏单元OLMC组态组态 输出逻辑宏单元由对输出逻辑宏单元由对AC1(n) 和和AC0进行编程决定进行编程决定PTMUX、TSMUX、OMUX和和FMUX的输出，共有的输出，共有5种基本组态：种基本组态： 专用输入组态、专用输出组态、复合输入专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和输出组态、寄存器组态和寄存器组合寄存器组合I/O组态。组态。8个宏单元可以

20、处于相同的组态，或者有选择地处于个宏单元可以处于相同的组态，或者有选择地处于不同组态。不同组态。(1) 专用输入组态专用输入组态 ：如下图所示：如下图所示：此时此时AC1(n)1，AC00，使使TSMUX输出为输出为0，三态，三态输出缓冲器的输出呈现高输出缓冲器的输出呈现高电阻，本单元输出功能被电阻，本单元输出功能被禁止，禁止，I/O可以作为输入端，提供可以作为输入端，提供给相邻的逻辑宏单元。给相邻的逻辑宏单元。本级输入信号却来自另一本级输入信号却来自另一相邻宏单元。相邻宏单元。(2) 专用组合输出组态【专用组合输出组态【AC0=0，AC1(n)0】：如下图所示：】：如下图所示：FMUX选择接

21、地选择接地,本单元和相本单元和相邻单元的反馈信号均被阻断邻单元的反馈信号均被阻断PTMUX选择选择1，第一，第一与项送入或门与项送入或门OMUX选选择择0，跨过，跨过DFFTSMUX选择选择VCC(3) 寄存器组态：当寄存器组态：当AC1(n)0，AC01时，如下图所示。时，如下图所示。CLK、OE作为时作为时钟和输出缓冲器钟和输出缓冲器的使能信号，是的使能信号，是器件的公共端器件的公共端（TSMUX选中选中OE端）端）FMUX选中选中DFF的的Q端端OMUX选中选中1端，端，DFF的的Q端输出端输出（4）反馈组合输出组态：）反馈组合输出组态：AC0=AC1(n)=1,且且SYN=12.输出信

22、号反输出信号反馈到与阵列。馈到与阵列。（5）时序电路中的组合输出）时序电路中的组合输出AC0=AC1(n)，且，且SYN=0 这时其他这时其他OLMC中至少有一个工作在寄存器组态，而该中至少有一个工作在寄存器组态，而该OLMC作为组合电路使用。作为组合电路使用。与（与（4）不同在于）不同在于CLK和和OE端作为公共信号使用。端作为公共信号使用。和专用输出和专用输出组态比，有组态比，有两点不同：两点不同：1.三态门使能端三态门使能端接第一与项；接第一与项；GAL的输入，输出电路和特性留给同学自学。的输入，输出电路和特性留给同学自学。（一）优点：（一）优点： GAL是继是继PAL之后具有较高性能的

23、之后具有较高性能的PLD，和，和PAL相相比，具有以下优点：比，具有以下优点：(1) 有较高的通用性和灵活性有较高的通用性和灵活性：它的每个逻辑宏单元可以根据它的每个逻辑宏单元可以根据需要任意组态，既可实现组合电路，又可实现时序电路。需要任意组态，既可实现组合电路，又可实现时序电路。(2) 利用率高：利用率高：GAL采用电可擦除采用电可擦除CMOS技术，可以用电压技术，可以用电压信号擦除并可重新编程。因此，可反复使用。信号擦除并可重新编程。因此，可反复使用。(3) 高性能的高性能的E E2 2COMSCOMS工艺：工艺：使使GAL的高速度、低功耗，编程的高速度、低功耗，编程数据可保存数据可保存

24、20年以上。年以上。四、四、GAL的特点的特点二、二、GAL器件的缺点器件的缺点(1)时钟必须共用；时钟必须共用；(2)或的乘积项最多只有或的乘积项最多只有8个；个；(3)GAL器件的规模小器件的规模小,达不到在单片内集成一个数字系统的达不到在单片内集成一个数字系统的要求；要求；(4)尽管尽管GAL器件有加密的功能，但随着解密技术的发展，对器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。于这种阵列规模小的可编程逻辑器件解密已不是难题。 EPLD、FPGA等高密度可编程逻辑器件出现后，上述缺等高密度可编程逻辑器件出现后，上述缺点都得到克服。点都得到克服。

25、 前面讨论的可编程逻辑器件基本组成部分是与阵列、或前面讨论的可编程逻辑器件基本组成部分是与阵列、或阵列和输出电路。再加上触发器则可实现时序电路。阵列和输出电路。再加上触发器则可实现时序电路。 本节介绍的本节介绍的FPGA（Field Programmable Gate Array）不像不像PLD那样受结构的限制，它可以靠门与门的连接来实那样受结构的限制，它可以靠门与门的连接来实现任何复杂的逻辑电路，更适合实现多级逻辑功能。现任何复杂的逻辑电路，更适合实现多级逻辑功能。 陆续推出了新型的现场可编程门阵列陆续推出了新型的现场可编程门阵列FPGA。功能更。功能更加丰富，具有基本逻辑门电路、传输外部信

26、号的输入加丰富，具有基本逻辑门电路、传输外部信号的输入/输输出电路和可编程内连资源之外，还具有很高的密度等等。出电路和可编程内连资源之外，还具有很高的密度等等。第四节第四节 现场可编程门阵列现场可编程门阵列FPGA一、现场可编程门阵列一、现场可编程门阵列FPGAFPGA结构结构 FPGA的编程单元是基于静态存储器（的编程单元是基于静态存储器（SRAM）结构，从理论上讲，具）结构，从理论上讲，具有无限次重复编程的能力有无限次重复编程的能力 下面介绍下面介绍XILINX公司的公司的XC4000E系列芯片，了解系列芯片，了解FPGA内部各个模块内部各个模块的功能，见下图：的功能，见下图：可配置逻辑模

27、可配置逻辑模块块CLB输入输入/输出输出模块模块I/OB可编程连可编程连线线PI编程开关编程开关矩阵矩阵PSMI.在系统编程芯片在系统编程芯片EPM7128S的引脚图的引脚图它有4个直接输入（INPUT）TMS、TDI、TDO和和TCK是在系统编是在系统编程引脚程引脚64个个I/O既可以作为输入端也可为输出端既可以作为输入端也可为输出端二、在系统编程芯片二、在系统编程芯片(isp)(isp)EPM7128SEPM7128S的基本结构的基本结构是Altera公司生产的高密度、高性能CMOS可编程逻辑器件之一，PLCC封装84端子II、EPM7128S器件结构图器件结构图8个相似的逻辑阵列块个相似

28、的逻辑阵列块LAB（Logic Array Block）每个每个LAB中有中有16个宏单元个宏单元此芯片有此芯片有128个宏单元个宏单元可编程的可编程的I/O控制块可控制每个控制块可控制每个I/O引脚单独为三种工作方式：引脚单独为三种工作方式：输入、输出和双向输入、输出和双向芯片内部的芯片内部的所有单元都所有单元都是通过内连是通过内连矩阵矩阵PIA连连接起来接起来EPM7128S组成：组成：LAB逻辑阵列块逻辑阵列块PIA可编程内联可编程内联 矩阵矩阵I/O控制块控制块GlobalClockGlobalClear36 个可编程互连信号16个扩展乘积项去 I/O控制块7000 有两个全局时钟乘积

29、项选择矩阵VCCDENAPRnCLRnQ清零信号Clock使能控制端可旁路寄存器共享逻辑的扩展来自其他逻辑单元的并行扩展去 PIA可编程寄存器（一）宏单元（MacroCell）宏单元模块组成宏单元模块组成:与逻辑阵列与逻辑阵列乘积项选择矩阵乘积项选择矩阵可编程寄存器可编程寄存器“与逻辑阵列”实现组合逻辑函数中的乘积项。每个宏单元提供5个乘积项。它与GAL的宏单元相比，信号中增加了16根扩展乘积项，大大增强了实现组合函数的能力。“乘积项选择矩阵乘积项选择矩阵”用于分配乘积项：用于分配乘积项：1.到或门和异或门实现组合函数到或门和异或门实现组合函数2.到宏单元触发器的辅助输入端：到宏单元触发器的辅

30、助输入端： 清除端（清除端（Clear） 置位端（置位端（Preset） 时钟端（时钟端（Clock）“可编程寄存器”使EPLD宏单元中的触发器比GAL的功能更强、更灵活：1.可编程实现D、T、JK或RS触发器2.可编程时钟控制方式3.可编程异步、同步时序电路（二）扩展乘积项 EPM7128S结构中提供的扩展乘积项有两种：共享扩展乘积项并联扩展乘积项1.共享扩展乘积项：共享扩展乘积项：功能：大多数逻辑函数由5个乘积项之和就可以实现。这样用一个宏单元即可。对于复杂的逻辑函数，需要附加乘积项能实现。共享扩展乘积项是由每个宏单元提供一个未投入使用的乘积项。每个LAB有16个宏单元，因此有16个共享扩展乘积项。共享扩展项为同一LAB内的任意或全部宏单元共享。2.并联扩展乘积项：并联扩展乘积项：并联扩展乘积项是一些宏单元没有使用的乘积项可以分配到邻近单元使用。并联扩展乘积项是一些宏单