VHDL语言入门到精通

1、可编程逻辑器件与VHDL程序设计技术计划学时 课堂教学36 实验教学18教学目的了解一类器件：FPGA/CPLD; 掌握一门设计语言：VHDL;熟悉一种设计工具：Quartus II。考试 笔试50%，实验50%。教材：以课件为主第一章 概述 一、设计自动化（Design Automation）数字系统：计算机，通信系统，控制电路，集成电路，数码设备，掌上电脑超大规模集成电路：Very Large Scale Integrated Circuit（VLSI）计算机辅助设计：Computer Aided Design（CAD）电子设计自动化（Electronic Design Automatio

2、n，EDA，电子设计自动化）（模拟电路+数字系统）电路组成：分离元件®大、中、小规模IC®超大规模集成电路设计方法：人工设计®CAD®EDA二、EDA发展历史与现状50年代萌芽用电子管计算机帮助设计晶体管计算机；逻辑图的保存、检查、修改。60年代简单的单独的CAD软件印刷电路板PCB+集成电路IC出现+计算机应用的推广。PCB布线，电路模拟，电路分析，逻辑模拟。70年代第一代：CAD设备小型专用计算机+CAD软件逻辑模拟，逻辑优化，版图图形编辑+设计规则检查。（Tango布线软件）80年代第二代：ICCAD软件系统初步覆盖了集成电路自动设计全过程（逻辑图

3、产品）；主要针对PAL、GAL等器件；逻辑图输入、逻辑模拟、逻辑综合、逻辑电路测试码生成、版图和PCB的自动布局布线。Mentor，Cadence，ViewLogic，熊猫系统90年代第三代：覆盖所有级别的EDA开放式集成系统高层次设计自动化，形式验证；标准硬件描述语言VHDL；时延、功耗驱动的高层次综合与版图自动布局布线；Synopsys，Mentor，Cadence2000年代以SOC为中心System on a chip；初步实现了“概念驱动工程”的思想。三、数字系统与VLSI电子产品的要求：高功能、优品质、微功耗、低成本、微小封装尺寸、短的开发周期。产品需要用尽可能少的IC完成。VLS

4、I1、通用集成电路特点：规模大，批量大，性能精细，设计成本高。（100万1000万晶体管）微处理器芯片，存储器芯片，计算机外围电路芯片等。2、专用集成电路（ASIC）Application Specific Integrated Circuit专门用途的芯片，如控制电路等。特点：规模小，批量小，要求设计成本低，周期短。3、现场可编程逻辑器件（PLD）Programmable Logic Device可写入所需要的逻辑功能的“空白”电路。特点：规模小，批量大，设计周期很短，有的具有可重写功能。PLD分类1、简单PLDPLA（Programmable Logic Array）PAL（Program

5、mable Array Logic）GAL（Gate Array Logic）2、复杂PLDCPLD（Complex Programmable Logic Device）FPGA（Field Programmable Gate Array）3、系统芯片SOC（System On a Chip）处理器+存储器+DSP+FPGA+ ASIC+其他接口）SOC在性能、功耗、体积、重量和总的设计制造费用上都有巨大的优越性。SOPC：SYSTEM ON A PROGAMMABLE CHIP四、硬件描述语言HDL1、HDL：Hardware description languageHDL是用于设计和开发专

6、用集成电路及可编程逻辑器件的语言。用于描述硬件电路的行为、功能、结构、信号连接关系及时序关系的语言。通过编写设计文件来建立硬件系统的逻辑模型，是硬件设计的高级语言。2VHDL：Very high speed integrate circuit HDL甚高速集成电路硬件描述语言。1）、发展1982年，美国国防部赞助VHSIC项目，研制一种可用于规范数字电路设计的文档。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言，即IEEE1076-1987（简称87版）1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993（1164）版本199

7、6年，IEEE-1076.3成为VHDL综合标准。Other standards associated with VHDL：IEEE Std 1164 - STD_LOGIC and STD_LOGIC_VECTORIEEE Std 1029 - WAVES（Waveform and Vector Exchange Spec.）IEEE Std 1076.1 - Analog and Mixed SignalIEEE Std 1076.2 - Mathematics packageIEEE Std 1076.3 Arithmetic package for synthesisIEEE Std

8、1076.4 - TimingIEEE Std 1076.5 - Library utilityIEEE Std 1076.6 - Synthesis subset2）、作用VHDL是一个数字电路系统的设计、综合、模拟的标准HDLHDL分为三类：数字电路与系统的描述语言：VHDL，verilog模拟电路描述语言：AHDL数模混合电路描述：ALTERA公司开发套件Excalibur Development Kits3）、VHDL语言描述电路的层次系统级（SYSTEM）结构描述算法级（子系统）行为描述寄存器传输级（RTL）状态描述逻辑级（LOGIC）布尔方程电路级微分方程五、EDA技术EDA：El

9、ectronic Design Automation1、优势手工设计方法的缺点是：1）复杂电路的设计、调试十分困难。2）如果某一过程存在错误，查找和修改十分不便。3）设计过程中产生的文档，不易管理。4）对于集成电路设计而言，设计实现过程与具体生产工艺直接相关，因此可移植性差。5）只有在设计出样机或生产出芯片后才能进行实测。EDA技术有很大不同：1）采用硬件描述语言作为设计输入。2）库（Library）的引入。3）设计文档的管理。4）系统建模、电路仿真功能。5）具有自主知识产权。6）开发技术标准化、规范化；IP核的可利用性。7）适用于高效率大规模系统设计的自顶向下设计方案。8）全方位地利用计算机

10、自动设计、仿真和测试技术。9）对设计者的硬件知识和硬件经验要求低。10）高速性能好。11）纯硬件系统的高可靠性。2、EDA技术及其发展EDA技术在进入21世纪后，得到了更大的发展，突出表现在以下几个方面：1）使电子设计成果以自主知识产权的方式得以明确表达和确认成为可能；2）在仿真和设计两方面支持标准硬件描述语言的功能强大的EDA软件不断推出。3）电子技术全方位纳入EDA领域；4）更大规模的FPGA和CPLD器件的不断推出；5）基于EDA工具的ASIC设计标准单元已涵盖大规模电子系统及IP核模块；6）软硬件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认；7）SOC高效低成本设计

11、技术的成熟。3、EDA实践的3个层次逻辑行为的实现特点：非EDA技术及相关器件也能实现，无法体现EDA技术的优势。主要包括原数字电路的内容：简单译码器、简单计数器、表决器、显示扫描器、数字钟表、普通频率计、电梯控制、红绿交通灯控制等纯逻辑行为实现方面的电路的设计。控制与信号传输功能的实现特点：必须使用EDA技术才能实现，能体现EDA技术的优势。高速信号发生器、PWM、FSK/ PSK、A/D采样控制器、数字频率合成、数字PLL、FIFO、RS232或PS/2通信、VGA显示控制电路、逻辑分析仪、存储示波器、虚拟仪表、图像采样处理和显示、机电实时控制系统、FPGA与单片机综合控制等电路的设计。算

12、法的实现特点：使用硬件方式取代由传统CPU完成的许多算法功能，实现高速性能.离散FFT变换、数字滤波器、浮点乘法器、高速宽位加法器、数字振荡器、编码译码和压缩、调制解调器、以太网交换机、高频DSP、基于FPGA的嵌入式系统、SOPC/SOC系统、实时图象处理、大信息流加解密算法实现等电路的设计，嵌入式ARM、含CPU软核Nios的软硬件联合设计。六、EDA设计流程及其工具本节首先介绍FPGA/CPLD开发和ASIC设计的流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件。1、 设计流程（1）定义设计要求（方案论证与系统级构建，独立于硬件的系统行为评估和设计。）（2）用VHDL进行

13、代码设计（将硬件系统设计文件转换成可综合的硬件描述语言）（3）设计输入（原理图HDL文本）与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言（HDL）的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。应用HDL的文本输入方法克服了原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。（4）综合（Synthesis）：将设计描述化简转换成底层电路表示（网表/布尔方程）整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换，最终获得门级电路甚至更底层的电路描述网

14、表文件。综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。（5）优化（optimize）：依赖于网表、布尔方程，有效资源类型（CPLD、FPGA），用户约束条件（速度、占用资源、面积），进行化简。（6）装配（Fitting）/布局布线。把通过综合和优化得到的设计逻辑，安放到一个CPLD“逻辑器件”之中的过程，装配是对CPLD器件资源进行分配的过程。把通过综合和优化得到的设计逻辑，规划到一个FPGA“逻辑器件”之中的过程，将各逻辑单元放置到相应位置，称布局，根据信号传输要求在逻辑单元之间连线，称布线。装配又称适

15、配，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。（7）模拟：通过输入激励或编辑波形，检测时序功能、时延、信号建立时间、信号保持时间等，并产生器件编程所需要的数据文件。功能仿真：是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。时序仿真：就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。（8）器件编程，通常，将对CPLD的下载称为编程（Program），对FPGA中的SRAM进行直接下载的方式

16、称为配置（Configure），但对OTP FPGA（一次性可编程FPGA）的下载和对FPGA的专用配置ROM的下载仍称为编程。（9）硬件测试将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。设计过程中的每一步都可称为一个综合环节。（1）从自然语言转换到VHDL语言算法表示，即自然语言综合；（2）从算法表示转换到寄存器传输级（Register Transport Level，RTL），即从行为域到结构域的综合，即行为综合；（3）RTL级表示转换到逻辑门（包括触发器）的表示，即逻辑综合；（4）从逻辑门表示转换到版图表

17、示（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。有了版图信息就可以把芯片生产出来。有了对应的配置文件，就可以使对应的FPGA变成具有专门功能的电路器件。2、常用EDA工具（1）设计输入编辑器（2）HDL综合器性能良好的FPGA/CPLD设计的HDL综合器有如下三种：Synopsys公司：FPGA Compiler、FPGA Express Synplicity公司：Synplify ProMentor公司：Leonardo Spectrum（3）仿真器按处理的硬件描述语言类型分，HDL仿真器可分为：1）VHDL仿真器。2）Verilog仿真器。3）Mixed HD

18、L仿真器（混合HDL仿真器，同时处理Verilog与VHDL）。4）其他HDL仿真器（针对其他HDL语言的仿真）。按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤：1）系统级仿真。2）行为级仿真。3）RTL级仿真。4）门级时序仿真。几乎每个公司的EDA产品都有仿真工具。Viewlogic的仿真器有：viewsim门级电路仿真器，speedwaveVHDL仿真器，VCSverilog仿真器。VHDL和Verilog双仿真器：Model Sim（Mentor Graphics有其子公司Model Tech）VHDL仿真器 VSS（4）适配器（布局布线器）适配器的任务是完成目

19、标系统在器件上的布局布线。适配，即结构综合通常都由可编程逻辑器件的厂商提供的专门针对器件开发的软件来完成。这些软件可以单独或嵌入在厂商的针对自己产品的集成EDA开发环境中存在。（5）下载器（编程器）3、常用集成开发环境ALTERA公司：MAX+PLUSIIQUARTUSIILATTICE公司：isp EXPERT SYSTEM、isp Synarioisp Design Expert SYSTEMisp COMPILERPAC-DESIGNERXILINX：FOUNDATION4、IP核IP（Intellectual Property）就是知识产权核或知识产权模块的意思，在EDA技术和开发中具有十分重要的地位。1）、软核软核是指寄存器级（RTL级）的设计结果。它经过了RTL级仿真验证。2）、固核固核是指经过了FPGA实物验证的设计结果。3）、硬核硬核是在固核的基础上，经过了ASIC实物验证的设计结果。从