2017年4月电子电路EDA技术参考答案

1、精选文档2017.4电子电路EDA一、单项选择题1.B 2.A 3.B 4. B 5. A 6.C 7.A 8.A 9.C 10. A11.D 12.C 13.C 14.B 15.D二、名词解释题16.专有集成电路17.寄存器传输级 18.片上可编程系统三、判断改错题19.正确20.错误把功能仿真改为时序仿真。21.正确22错误把片外改为片上四、简答题23状态机模式：可以无外设、无总线结构和无实时操作系统，达到最低的成本，应用于VGA和LCD控制等，达到可高或可低的性能。单片机模式：包括一定的外设，可以利用实时操作系统和总线结构，以中等的成本，应用于控制和仪表，达到中等的性能。定制嵌入模式：高

2、度集成扩充的外设，实时操作系统和总线结构，达到高性能，应用于网络和无线通信等。24.阻塞赋值“可以看作一步进程：当没有其它可以打断赋值的描述时，估计等式右边的值并赋予左边。 其完成后，才进行下一条语句的执行“非阻塞赋值”非阻塞赋值在赋值开始时计算表达式右边的值，到了本次仿真周期结束时才更新被赋值变量，且也许其它语句的同时赋值。不影响其赋值结果非阻塞赋值为寄存器数据类型而设，所以只能被允许在程序块里面出现，比如initial块和always块。不允许持续性赋25.知识产权 IP核有三种不同的存在形式：HDL语言形式，网表形式、版图形式。分别对应我们常说的三类IP内核：软核、固核和硬核。26.传统

3、的设计方法都是自底向上的；EDA设计方法是自顶向下。不同点在于：（1）传统设计方法采用的是手动设计，而EDA设计方法是自动设计；（2）传统设计方法硬、软件分离，而EDA设计方法打破了硬、软件屏障；（3）传统设计方法设计周期长，而EDA设计方法设计周期短。27.答：功能仿真是直接对HDL语言、原理图描述或其它描述形式描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求。它是由设计输入的行为级或RTL级代码、测试数据参与的测试程序以及调用模块的行为仿真模型共同参与完成逻辑功能的验证。功能仿真没有延时信息，仿真过程不涉及任何具体器件的硬件特性。时序仿真是在选择了器件之后，由适配器完成布

4、局、布线并得到HDL网表和标准延时文件，以及FPGA基本单元仿真模型和测试程序，它们共同参与时序仿真。时序仿真包含了器件的硬件特性参数和内部连线时延的仿真，是接近真实器件运行特性的仿真，因而仿真精度高。五、程序分析题28.（1）data_in3，endtask，1b0,1b1六、编程题29.30./子模块module Dflop (d,rset,clk ,q); input d,reset,clk; output q; reg q;always (posedge clk ) begin if (reset=1) q <= 0; else q <= d; endendmodule顶层

5、模块程序设计Module(xin,clk,yout);Input clk;Input xin;Output yout;Reg youtWire temp1,temp2,temp3;Assign temp2<=temp1 or xin;Dflop u1(ck,yout,temp1);Dflop u2(ck,temp2,yout);endmodule31. Module fsm（clk,reset,in_a,flag_out）;Input clk,reset;Input in_a;Output flag_out;Reg flag_out;reg c_state;parameter st0=2

6、d0, st1=2d1; st2=2d2; always(posedge clk)beginif reste=1c_state<=st0;flag_out<=1b0;endelsebegincase (c_state)st0:if(in_a=1b0)beginc_stat<=st0;flag_out<=1b0;endelsebeginc_stat<=st1;flag_out<=1b0;end;st1: if(in_a=1b0)beginc_stat<=st0;flag_out<=1b0;endelsebeginc_stat<=st2;flag_out<=1b0;end;st2: if(in_a=1b0)beginc