硬件描述语言简介

1、第一节 硬件描述语言简介1第一节 硬件描述语言简介2一、概述第一节 硬件描述语言简介3第一节 硬件描述语言简介4二、Verilog HDL 简介第一节 硬件描述语言简介5module ()endmodule 第一节 硬件描述语言简介6 根据根据的描述方法不同，可将的描述方法不同，可将模块分成模块分成行为描述模块行为描述模块、结构描述模块结构描述模块，或者是二，或者是二者的组合。者的组合。 行为描述模块行为描述模块通过编程语言定义模块的状态和通过编程语言定义模块的状态和功能。功能。 结构描述模块结构描述模块将电路表达为具有层次概念的互将电路表达为具有层次概念的互相连接的子模块，其最底层的元件必须

2、是相连接的子模块，其最底层的元件必须是Veriolg HDL 支持的基元或已定义过的模块。支持的基元或已定义过的模块。第一节 硬件描述语言简介7Verilog HDL 的词法标识符包括：间隔符与注释符，的词法标识符包括：间隔符与注释符，操作符、数值常量、字符串、标识符和关键字。操作符、数值常量、字符串、标识符和关键字。（1）间隔符与注释符）间隔符与注释符间隔符又称空白符，包括空格符、制表符、换行符间隔符又称空白符，包括空格符、制表符、换行符以及换页符等。以及换页符等。它们的作用是分隔其他词法标识符它们的作用是分隔其他词法标识符。Verilog HDL有单行注释和多行段注释两种注释形有单行注释和

3、多行段注释两种注释形式。式。单行注释以字符单行注释以字符“/”起始，到本行结束起始，到本行结束；段注段注释以释以“/*”起始以起始以“*/”结束，在段注释中不允许嵌结束，在段注释中不允许嵌套，段注释中套，段注释中“/”没有任何特殊意义没有任何特殊意义。第一节 硬件描述语言简介8（2）操作符）操作符Verilog HDL中定义了操作符，又称运算符，按照中定义了操作符，又称运算符，按照操作数的个数，可以分为操作数的个数，可以分为一元、二元和三元操作符一元、二元和三元操作符；按功能可以大致分为按功能可以大致分为算术操作符、逻辑操作符、比算术操作符、逻辑操作符、比较操作符较操作符等几大类。等几大类。（

4、3）数值常量）数值常量Verilog HDL中的数值常量有中的数值常量有整型整型和和实型实型两大类，分两大类，分为十进制、十六进制、八进制或二进制。为十进制、十六进制、八进制或二进制。Verilog HDL数值集合有四个基本值：数值集合有四个基本值：0：逻辑逻辑0或假状态；或假状态；1：逻辑逻辑1或假状态；或假状态；X：逻辑不定态；逻辑不定态；Z：高阻态。高阻态。第一节 硬件描述语言简介9（4）字符串）字符串字符串是双引号字符串是双引号“”“”括起来的字符序列，必须包含括起来的字符序列，必须包含在一行中，不能多行书写。在一行中，不能多行书写。（5）标识符）标识符标识符是标识符是模块、寄存器、端

5、口、连线和模块、寄存器、端口、连线和begin-end快快等元素的名称，是赋给对象的唯一的名称。等元素的名称，是赋给对象的唯一的名称。标识符可以是字母、数字、标识符可以是字母、数字、$符和下划线符和下划线“-”字符字符的任意组合序列，必须以字母或下划线的任意组合序列，必须以字母或下划线“-”开头。开头。在在Verilog HDL中，标识符区分大小写，且字符数中，标识符区分大小写，且字符数不能多于不能多于1024。（6）关键词）关键词关键词是关键词是Verilog HDL语言内部的专用词。语言内部的专用词。第一节 硬件描述语言简介10（1）行为描述方式）行为描述方式行为描述方式通过行为语句来描述

6、电路要实现的功行为描述方式通过行为语句来描述电路要实现的功能，表示输入与输出间转换的行为，不涉及具体结能，表示输入与输出间转换的行为，不涉及具体结构。构。（2）结构描述方式）结构描述方式结构描述方式是将硬件电路描述成一个分级子模块结构描述方式是将硬件电路描述成一个分级子模块相互连接的结构。通过对组成电路的各个子模块间相互连接的结构。通过对组成电路的各个子模块间相互连接关系的描述，来说明电路的组成。相互连接关系的描述，来说明电路的组成。各个模块还可以对其他模块进行调用，也就是模块各个模块还可以对其他模块进行调用，也就是模块的实例化。其中调用模块成为层次结构中的上级模的实例化。其中调用模块成为层次

7、结构中的上级模块，被调用模块成为下级模块。块，被调用模块成为下级模块。第一节 硬件描述语言简介11三、用Verilog HDL 描述逻辑电路的实例Verilog HDL4A4B1SCI1add2addCO1A1B2SCICO2A2B3SCICO3A3B4SCICOCO3add4add1Ctemp2Ctemp3Ctemp第一节 硬件描述语言简介12/对对4位串行进位加法器的顶层结构的描述位串行进位加法器的顶层结构的描述module Four_bit_fulladd(A,B,CI,S,CO); /4位全加器模块名称和端口名位全加器模块名称和端口名 parameter size=4; /定义参数定义

8、参数 input size:1A,B; output size:1S; input CI; output CO; wire 1:size-1Ctemp /定义模块内部的连接线定义模块内部的连接线Onebit_fulladd /调用调用1位全加器位全加器 add1(A1,B1,CI, S1, Ctemp1), /实例化，调用实例化，调用1位全加器位全加器 第一节 硬件描述语言简介13 add1(A1,B1,CI, S1, Ctemp1), /实例化，调用实例化，调用1位全加器位全加器 add1(A2,B2, Ctemp1， S2, Ctemp2), /实例化，调用实例化，调用1位全加器位全加器

9、add1(A3,B3, Ctemp2, S3, Ctemp3), /实例化，调用实例化，调用1位全加器位全加器 add1(A4,B4,Ctemp3, S4, CO), /实例化实例化4endmodule /结束结束Module one_bitfulladd (A,B,CI, Sum, Cout); /1位全加器模块名称和端口名位全加器模块名称和端口名 input A,B,CI; output Sum,Cout; wire SUM_temp,C_1,C_2,C_3; /定义模块内部的连接线定义模块内部的连接线/对对1位全加器内部结构的描述位全加器内部结构的描述第一节 硬件描述语言简介14 xor XOR1(Sum_temp,A,B), XOR2(Sum,Sum_temp,CI); /两次调用异或门实现两次调用异或门实现Sum=A B CI and /调用调用3个与门个与门AND1,AND2,AND3 AND1(C_1,