基于VHDL的数字频率计设计

1、科技学院2021届本科毕业论文基于VHDL的数字频率计设计学科专业： 06电科 指导教师： 陈茜 学生姓名： 黄淘 学生学号： 062004100369 中国贵州贵阳2021年5月目 录目 录1中 文 摘 要2ABSTRACT3第一章 引 言4第二章 设计语言和软件概述62.1 EDA技术62.2 VHDL语言介绍82.3 Max+plus软件介绍9第三章 系统设计方法概述123.1 电子系统的设计方法123.2 “自顶向下与“自顶向上的设计方法14系统组成16第四章 数字频率计的设计184.1 测频控制信号发生器184.2 带时钟使能十进制计数器214.3 7段显示译码器LED7244.4

2、动态LED 数码管显示sm274.5 本系统的顶层模块31第五章 总 结40参考文献41致 谢42诚 信 责 任 书43基于VHDL的数字频率计设计中 文 摘 要随着计算机技术、超大规模集成电路、EDA(Electronics Design Automation)技术的开展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今信息技术的开展。基于EDA技术和硬件描述语言的自上而下的设计技术正在承当起越来越多的数字系统设计任务。本论文采用自上向下的设计方法，基于VHDL硬件描述语言设计了一种数字频率计，并在Max+plus平台上进行了仿真。关键词: EDA，VH

3、DL，Max+plus，数字频率计ABSTRACTWith the development of computer, VLSI and EDA and the application of programmable logic devices, the traditional bottom-up design method, tools and devices have been far behind the development of information technology. The top-down design method based on the EDA technology

4、 and VHDL is used to design the digital system. In this paper, a digital cymometer is designed using the top-down method based on VHDL and then simulated on Max+plusplatform.Keywords: EDA, VHDL, Max+plus, digital cymometer第一章 引 言在电子技术中，频率是最根本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。测量频率的方法有多

5、种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的电子测量仪器。它是一种用十进制数字显示被测信号频率的数字测量仪器。它的根本功能是测量正弦信号，方波信号及其他各种单位时间内变化的物理量。在进行模拟、数字电路的设计、安装、调试过程中，由于其使用十进制数显示，测量迅速，精确度高，显示直观，经常要用到频率计。传统的数字频率计是由中大规模集成电路构成，但这类频率计会产生比拟大的延时，测量范围较小，精度不高，可靠性差且电路复杂。随着集成电路技术的开展，可以将整个系统集成到一个

6、块上，实现所谓的片上系统SOC。片上系统的实现将大大减小系统的体积，降低系统的本钱，提高系统的处理速度和可靠性。数字频率计测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。本设计采用了直接测量法，在一定闸门时间内测量被测信号的脉冲个数10。在信息技术高度开展的今天，电子系统数字化已成为有目共睹的趋势。EDA 工具为开发平台, 利用VHDL(Very High Speed Integrated Circuit Hardware Description Language,

7、超高速集成电路硬件描述语言) 工业标准硬件描述语言, 其主要用于数字系统的结构、功能和接口，采用自顶向下和基于库的设计, 设计者不但可以不必了解硬件结构设计, 而且将使系统大大简化, 提高整体的性能和可靠性9。第二章 设计语言和软件概述 EDA技术微电子技术的进步主要表现在大规模集成电路加工技术即半导体工艺技术的开展上，使得表征半导体工艺水平的线宽已经到达了60nm，并还在不断地缩小，而在硅片单位面积上，集成了更多的晶体管。集成电路设计正在不断地向超大规模、极低功耗和超高速的方向开展，专用集成电路ASICApplication Specific Integrated Circuit的设计本钱不

8、断降低，在功能上，现代的集成电路已能够实现单片电子系统SOCSystem On a Chip3。 现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，即EDAElectronic Design Automation技术。EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDLHardware Description Language为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬

9、件功能的实现，这是电子设计技术的一个巨大进步。电子设计自动化electronic design automation,EDA技术的理论根底、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件，半导体器件FPGA那么是这些硬件配置文件的载体。当这些FPGA器件加载、配置上不同的文件时，这个器件便具有了相应的功能。在这一系列的设计、综合、仿真、验证、配置的过程中，现代电子设计理论和现代电子设计方法贯穿于其中。EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成

10、一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。这使得对整个硬件系统的设计和修改正程如同完成软件设计一样方便、高效。它主要采用并行工程和自顶向下的设计方法,从系统设计入手,在顶层的功能方框图一级进行仿真、纠错,并用VHDL、VerilogHDL等硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,其对应的物理实现级可以是印刷电路板或专用集成电路ASIC1。 EDA技术在硬件实现方面融合了大规模集成电路制造技术、IC幅员设计、ASIC测试和封装、FPGAField Programmable Gate Array/

11、CPLDComplex Programmable Logic Device编程下载和自动测试等技术；在计算机辅助工程方面融合了计算机辅助设计CAD、计算机辅助制造CAM、计算机辅助测试CAT、计算机辅助工程CAE技术以及多种计算机语言的设计概念。2.2 VHDL语言介绍硬件描述语言hardware description language,HDL是电子系统硬件行为描述、结构描述。数据流描述的语言。目前利用硬件描述语言可以进行数字电子系统的设计。随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。国外硬件描述语言种类很多，有的从Pascal开展而来，也有一些从C语

12、言开展而来。有些HDL成为IEEE标准，但大局部是企业标准。VHDL来源于美国军方，其他的硬件描述语言那么多来源于民间公司。在我国比拟有影响的有两种硬件描述语言：VHDL语言和Verilog HDL语言。这两种语言已成为IEEE标准语言。VHDLVery High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言诞生于1982 年，是由美国国防部开发的一种快设计电路的工具，目前已成为IEEE 的一种工业标准硬件描述语言。相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下To

13、p to Down和基于库LibraryBased的设计的特点。并且已经成为系统描述的国际公认标准，得到众多EDA公司的支持。相比传统的电路系统的设计方法，VHDL 具有多层次描述系统硬件功能的能力，支持自顶向下和基于库的设计的特点，因此设计者可以不必了解硬件结构。VHDL语言覆盖面广，描述能力强，能支持硬件的设计、验证、综合和测试，是一种多层次的硬件描述语言。其设计描述可以是描述电路具体组成的结构描述，也可以是描述电路功能的行为描述。这些描述可以从最抽象的系统级直到最精确的逻辑级，甚至门级。VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具

14、体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路的设计。运用VHDL语言设计系统一般采用自顶向下分层设计的方法，首先从系统级功能设计开始，对系统高层模块进行行为描述和功能仿真。系统的功能验证完成后，将抽象的高层设计自顶向下逐级细化，直到与所用可编程逻辑器件相对应的逻辑描述。2.3 Max+plus软件介绍Max+plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供给商之一。Max+plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plus上可以完成设计输入、元件适配、时序仿真和功能仿真

15、、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。Max+plus开发系统的特点：1、开放的界面Max+plus支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。2、与结构无关Max+plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。3、完全集成化Max

16、+plus的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。4、丰富的设计库Max+plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能Macro-Function以及新型的参数化的兆功能Mage-Function。5、模块化工具设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。6、硬件描述语言HDLMax+plus软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。7、Opencore特征Max+plus软件具有开放核的特点，允许设计人员添

17、加自己认为有价值的宏函数。第三章 系统设计方法概述3.1 电子系统的设计方法现代电子系统一般由模拟子系统、数字子系统和微处理器子系统三大局部组成。从概念上讲，但凡利用数字技术处理和传输信息的电子系统都可以称为数字系统。传统的数字系统设计只能对电路板进行设计，通过设计电路板来实现系统功能4。利用EDA工具，采用可编程器件，通过设计芯片来实现系统功能，这种方法称为基于芯片的设计方法。新的设计方法能够由设计者定义器件的内部逻辑，将原来由电路板设计完成的大局部工作放在芯片的设计中进行。这样不仅可以通过芯片设计实现多种数字逻辑系统，而且由于管脚定义的灵活性，大大减轻了电路图设计和电路板设计的工作量和难度

18、，从而有效的增强了设计的灵活性，提高了工作效率。同时，基于芯片的设计可以认减少芯片的数量，缩小系统体积，降低能源消耗。如图3.16所示为电子系统的传统设计方法和基于芯片的设计方法比照。可编程器件固定功能元件芯片设计电路板的设计 电子系统电子电路 图3.1a)传统设计方法 (b)基于芯片设计方法可编程逻辑器件和EDA技术给今天的硬件系统设计者提供了强有力的工具，使得电子系统的设计方法发生了质的变化。现在，只要拥有一台计算机、一套相应的EDA软件和空白的可编程逻辑器件芯片，在实验室里就可以完成数字系统的设计和生产。3.2 “自顶向下与“自顶向上的设计方法过去，电子产品设计的根本思路一直是先选用标准

19、通用集成电路片，再由这些芯片和其他元件自下而上的构成电路、子系统和系统。这样设计出的电子系统所用元件的种类和数量均较多，体积与功耗大，可靠性差。随着集成电路技术的不断进步，现在人们可以把数以亿计的晶体管，几万门、几十万门、甚至几百万门的电路集成在一块芯片上。基于EDA技术的设计方法为“自顶向下设计，其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系统的根本功能或行为级上对设计的产品进行行为描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认。然后利用EDA工具的逻辑综合功能，把功能描述转换为某一具体目标芯片的网表文件，经编程器下载到可编程目标芯片中(

20、如FPGA芯片)，使该芯片能够实现设计要求的功能。这样，一块芯片就是一个数字电路系统5。使电路系统体积大大减小，可靠性得到提高。半导体集成电路己由早期的单元集成、部件电路集成开展到整机电各集成和系统电路集成。电子系统的设计方法也由过去的那种集成电路厂家提供通用芯片，整机系统用户采用这些芯片组成电子系统的“bottom-up(自底向上)方法改变为一种新的“top-down(自顶向下)设计方法7。在这种新的设计方法中，由整机系统用户对整个系统注行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路ASIC来实现，且这些专用集成电路是由系统和电路设计师亲自参与设计的，直至完成电路到芯片幅员的设

21、计，再交由IC工厂加工，或者是用可编程ASIC(例如CPLD和FPGA)现场编程实现。图3.2所示为电子系统的两种不同设计方法的步骤。Bottom-upTop-down 行为设计 系统分解 单元设计 结构设计 功能块划分逻辑设计 子系统设计 电路设计 系统总成 幅员设计图 3.2“自顶向下与“自底向上设计方法的步骤在“自顶向下的设计中，首先需要进行行为设计，确定该电子系统或VLSI芯片的功能、性能及允许的芯片面积和本钱等。接着进行结构设计，根据该电子系统或芯片的特点，将其分解为接口清晰、相互关系明确、尽可能简单的子系统，得到一个总体结构。这个结构可能包括算术运算单元、控制单元、数据通道、各种算

22、法状态机等。下一步是把结构转换成逻辑图，即进行逻辑设计。接着进行电路设计，逻辑图将进一步转化成电路图。在很多情况下，这时需进行硬件仿真，以最终确定逻辑设计的正确性。最后是进行幅员设计，即将电路图转化成幅员。传统的硬件设计采用自底向上bottom_up的设计方法。这种设计方法在系统的设计后期进行仿真和调试，一旦考虑不周，系统设计存在较大缺陷，就有可能重新设计系统，使设计周期大大增加。“自底向上的设计，一般是在系统划分和分解的根底上先进行单元设计，在单元的精心设计后逐步向上进行功能块没计，然后再进行子系统的设计，最后完成系统的总体设计。系统组成系统组成框图如图3.3所示，它主要由4 个模块组成，分

23、别是： 测频控制信号发生器电路，计数模块电路，动态扫描电路sm和显示译码驱动电路。因为是7位十进制数字频率计，所以计数器szsn10需用7个。由于实验硬件要求所以设计一个动态LED 数码管显示即扫描模块2。当系统正常工作时，脉冲发生器提供的1HZ 的输入信号，经过测频控制信号发生器进行信号的变换，产生一个2秒的计数信号和一个清零信号，被测信号被送入计数模块，计数模块对输入的矩形波进行计数，然后将计数结果送入动态扫描电路进行选择输出，输出结果由显示译码驱动电路将二进制表示的BCD码计数结果转换成相应的十进制结果，在数码管上可以看到计数结果8。脉冲发生器 测频控制信号发生电路路显示译码驱动动态扫描

24、电路 计数器 信号输入 图3.3 系统组成框图第四章 数字频率计的设计 测频控制信号发生器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cpkzxh is port(clk: in std_logic; clr_jsh: out std_logic; jsen: out std_logic);end cpkzxh;architecture behave of cpkzxh issignal div2clk: std_logic;beginprocess(clk)begin if c

25、lkevent and clk=1 then div2clk=not div2clk;end if;end process;process(clk,div2clk)beginif div2clk=0 then clr_jsh=1;else clr_jsh=0;end if;end process; jsen=div2clk;end behave;测频控制信号发生器的VHDL编译测频控制信号发生器的仿真结果仿真分析：设输入控制信号clk的频率f1=1HZ，即T1=1s。那么通过测频控制信号发生器将产生一个2s的输出信号jsen用来控制十进制时钟计数器的时钟输入。还将产生一个与jsen相异的2s清

26、零信号clr_jsh用于控制十进制时钟计数器的清零，为下次计数做好准备。 带时钟使能十进制计数器library ieee; use ieee.std_logic_1164.all;signed.all;entity szsn10 isport (clk: in std_logic; clr: in std_logic; ena: in std_logic; cq: out std_logic_vector(3 downto 0); carry_out: out std_logic);end szsn10;architecture behave of szsn10 is signal cq1:

27、std_logic_vector(3 downto 0); begin process(clk,clr,ena)begin if clr=1 then cq1=0000; elsif clkevent and clk=1 then if ena=1 then if cq1=1001 then cq1=cq1+1; else cq1=0000; end if; end if; end if;end process;process(cq1)beginif cq1=1001 then carry_out=1;else carry_out=0;end if;end process;cq dout do

28、ut dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout = 0000000;end case;end process;end behave;图4.5 7段显示译码器LED7的VHDL编译图4.6 7段显示译码器LED7仿真结果仿真结果：sin是要显示的数字，dout是7段显示译码器出来的数字。 动态LED 数码管显示smlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_log

29、ic_arith.all;entity sel isport qin1 : in std_logic_vector(3 downto 0); qin2 : in std_logic_vector(3 downto 0); qin3 : in std_logic_vector(3 downto 0); qin4 : in std_logic_vector(3 downto 0); qin5 : in std_logic_vector(3 downto 0); qin6 : in std_logic_vector(3 downto 0); qin7 : in std_logic_vector(3

30、downto 0); qout : out std_logic_vector(3 downto 0); sel : out std_logic_vector(2 downto 0); rst : in std_logic; clock : in std_logic);end sel;architecture behave of sel isbegin process(clock,rst) variable cnt:integer range 0 to 6; begin if(rst=0)then cnt:=0; sel=111; qoutqout=qin1; sel qout=qin2; se

31、l qout=qin3; sel qout=qin4; sel qout=qin5; sel qout=qin6; sel qout=qin7; sel qout=0000; sel clk,jsen=jsen1,clr_jsh=clr_jsh1);u2: szsn10 port map (clk=fsin,clr=clr_jsh1,ena=jsen1,carry_out=carry_out1,cq=cq1 (3 downto 0);u3: szsn10 port map (clk=carry_out1,clr=clr_jsh1,ena=jsen1,carry_out=carry_out2,c

32、q=cq2(7 downto 4);u4: szsn10 port map (clk=carry_out2,clr=clr_jsh1,ena=jsen1,carry_out=carry_out3,cq=cq3(11 downto 8);u5: szsn10 port map (clk=carry_out3,clr=clr_jsh1,ena=jsen1,carry_out=carry_out4,cq=cq4(15 downto 12);u6: szsn10 port map (clk=carry_out4,clr=clr_jsh1,ena=jsen1,carry_out=carry_out5,cq=cq5(19 downto 16);u7: szsn10 port map (clk=carry_out5,clr=clr_jsh1,ena=jsen1,carry_out=carry_out6,cq=cq6(23 downto 20);u8: szsn10 port map (clk=carry_out6,clr=clr_jsh1,ena=jsen1,cq=cq7(27 downto 24);u9: sm port map (clock=clock,rst=rst,qin1=cq1,qin2=cq2,qin3=cq3,qin4=cq4,qin5=cq5,qin6=cq6