多功能数字钟电路设计课程设计

1、信息工程学院课程设计报告书题目: 多功能数字钟电路设计 专 业： 电子信息科学与技术 信息工程学院课程设计任务书学 号学生姓名专业（班级）电子信息科学与技术设计题目 多功能数字钟电路设计设计技术参数1. 电阻、电容构成的555多谐振荡器产生1OOOHz的方波信号，再经过三个分频器产生1Hz的方波信号。2. 计数器74ls160和74ls161加上74ls48译码器构成数字时钟。3. 门电路构成的校时电路能够对时、分准确校时。设计要求 准确计时，以数字形式显示时、分、秒的时间。 小时的计时要求为“23翻0”，分和秒的计时要求为60进制进位。 校正时间。 定时闹时。 正点报时。工作量1. 整体构思

2、设计方案花了1天。2. Proteus仿真花了3个工作日。3. 课程设计报告制作花了2天。工作计划参考资料指导教师签字教研室主任签字 年 月 日 学生姓名： 学号： 专业（班级）： 课程设计题目： 指导教师评语： 成绩： 指导教师： 年 月 日信息工程学院课程设计成绩评定表 摘 要 数字钟是一个对1Hz频率进行计数的电路。振荡器产生的时钟信号经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，显示出时间。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后重零开始计数。一般由振荡器、分频器、计数器、译码器、数码显示器等几部分组成。振荡电路：主要用

3、来产生时间标准信号。石英晶体振荡器可以提高时间信号的稳定度。分频器：振荡器产生的标准信号频率很高，要得到“秒”信号，需一定级数的分频器进行分频。计数器：有了“秒”信号，则可以根据60秒为1分，24小时为1天的进制，分别设定“时”、“分”、“秒”的计数器，分别为60进制，60进制,24进制计数器，并输出一分，一小时，一天的进位信号。译码显示：将“时”“分”“秒”显示出来。将计数器输入状态，输入到译码器，产生驱动数码显示器信号，呈现出对应的进位数字字型。 关键词：振荡电路 分频器 计数器 译码器 目 录1 任务提出与方案论证11.1 设计多功能数字钟的背景11.2 方案论证12 总体设计32.1

4、整体设计图32.2 proteus仿真图43 详细设计5振荡器设计5分频器设计56113.5定时控制电路的的设计11124 总结13参考文献14 1 任务提出与方案论证1.1 设计多功能数字钟的背景 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。其采用数字电路实现对时、分、秒数字显示的计时装置,广泛用于个人家庭,车站, 码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,远远超过老式钟表, 钟表的数字化给人们生产生活带来

5、了极大的方便，而且大大地扩展了钟表原先的报时功能 。结合以上的原因，加之对数字的爱好，最终决定做多功能数字钟的设计。1.2 方案论证 方案一：由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。 图A 方案二:振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此，一般采用石英晶振荡器经过分频得到这一时间脉冲信号。图B 如图(2)所示为电子手表集成电路（如5C702）中的晶体振荡器电路，常取晶振的频率为32768Hz，因其内部有15级2分频集成电

6、路，所以输出端正好可得到1Hz的标准脉冲。 结论：与方案一相比，方案二使用的振荡器频率的精度与稳定度基本决定了数字电子钟的质量保证数字钟的走时准确及稳定，故选用方案一。2 总体设计首先构成一个555定时器产生振荡周期为一秒的标准秒脉冲；然后秒的个位由74LS161采用清零法完成0-9的循环显示，同时在清零端加非门连向秒的十位CLK端完成秒的个位向十位的进位，秒的十位由74LS160采用清零法完成0-5的循环显示，这样就组成了六十进制的秒计数器；六十进制分计数器的设计方法跟秒计数器的设计方法完全相同；二十四进制时计数器由两片74LS160采用置数法完成。使用555定时器的输出作为秒记数器的CP脉

7、冲，把秒记数器的进位输出作为分记数器的CP脉冲，分记数器的进位输出作为时记数器的CP脉冲；译码器使用的是74LS48； 数码管选择的是普通共阴数码管。校时电路采用按键与门电路实现对时、分的校准。功能扩展电路有定时扩展电路和仿广播台正点报时电路。 2.1 整体设计图译码驱动译码驱动时十位计数分频器电路分频器电路振荡器电路译码驱动译码驱动译码驱动译码驱动时个位计数分十位计数分个位计数秒十位计数秒个位计数校时电路校分电路 图2-1数字钟整体设计图2.2 proteus仿真整体图 图2-2整体仿真图3 详细设计 振荡器是数字电子时钟的核心部分，其作用是产生一个标准频率的脉冲信号，信号振荡频率的精度和稳

8、定度决定了数字钟的质量。本实验中采用555集成芯片与RC构成多谐振荡器产生脉冲信号（如图2），信号从“3”脚输出，。调节Rp可以改变脉冲信号的频率。一般来说，振荡频率越高，产生信号的精确度越高，但是，同时振荡频率增大耗电量也会增加。试验中，微调Rp使信号的输出频率为1kHZ。（若要对精确度具有更高要求的时候，可以采用石英晶体振荡器产生脉冲信号） 由于振荡器产生的频率很高（f=1kHZ），要得到标准的秒脉冲信号，需要分频电路。本实验由集成电路定时器555与RC组成的多谐振荡器，产生1KHz的脉冲信号。因此，可以采用三片74LS90集成芯片（二五十分频器）来实现分频。计数脉冲从输入，若为输出时实现

9、二分频；当与相连，作为输出端时，电路实现十分频。三片74LS90均采用十分频连接，从而得到需要的1HZ标准秒脉冲信号。电路如图3.。 3-2 分频器设计 3.3.1 60进制计数器60进制计数器由一片74LS161，一片74LS160和两片74LS00，两片NOT门连接而成。74LS00是2输入与非门，其仿真管脚图如图4。74LS00在此电路中是为了到10，59或23以后再进位时进行置零或置数，用于置数法和清零法的反馈。NOT门在此电路中接在74LS00（清零）后是为了到10，59后作为秒十位，分十位的CLK脉冲而设计的，其仿真管脚图如图5所示：图4 74LS00仿真管脚图 3.3.1 NOT

10、门仿真管脚图74LS161是一种典型的高性能，低功耗4位同步加计数器，可以用置数法和清零法的反馈完成十进制计数。74LS161引脚图如下图所示： 74LS161仿真引脚图 74LS161功能表如下表1所示： 表1 74LS161功能表CLKENPENT工作状态×0×××置零10××预置数×1101保持×11×0保持1111计数74LS160的功能表跟74LS16的完全相同，所不同的仅在于74LS160是十进制而74LS161是十六进制。利用74LS161，74LS160，74LS00和非门即可以组成60进

11、制分和秒计数器，60进制计数器接线如下图7所示。其中输出的脉冲经过74LS00和非门后到下一个计数器的脉冲输入，采用的是清零法连接电路。图7 60进制计数器接线图60进制原理第1片的74LS161的输出Q1，Q3经74LS00反向后接清零端,在74LS00后接上非门NOT后接秒的十位CLK端，当第1片的计数完9后,Q1，Q3同时为高电平1经74LS00后立刻清零,同时74LS00后的非门NOT接第2片计数器CLK端，在清零的同时就完成了向秒的十位的进位；第2片计数器的输出Q1，Q3接第2片的计数器的清零端,，当秒的十位计到5后并且当第1片的计数完9后，第2片计数器的Q1，Q3同时为高电平1经7

12、4LS00后立刻清零，,同时74LS00后的非门NOT接分个位计数器CLK端，这样就完成了六十的计数，同时完成了向分的进位。分的六十进制所运到的芯片及计数原理跟秒计数的完全相同。3.3.2 24进制计数器24进制计时器是由2片74LS160和与门AND及74LS00连接而成。74LS160和74LS00的功能、管脚图和上面60进制计数器的一样。24进制计数器接线如下图所示： 24进制计数器接线图24进制原理24进制计数器计数时, 第一片的74LS160的输出RC0接第二片的EPT和EPN,当第1片的计数到9时,C输出高电平,此时第2片计数器开始计数,当下一个秒脉冲到达时第1片变为0,第2片变为

13、1,这样一直计数下去但当计到23时,下一脉冲到达时由于时计数器个位输出的Q0，Q1相与和时十位的Q1接74LS00,对应的输出同时接了两片的LOAD置数端,在要变成24的瞬间两片都变为0,实现对一天24小时的累计。时间计数器电路 时间计数电路由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器,分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器。3.3.4.译码显示器 译码显示器电路由译码器74LS48和LED数码管组成。译码器74LS48管脚图如下图9所示，数码管通常有发光二极管(LED)数码管和液晶(L

14、CD)数码管,本设计采用的为普通共阴LED数码管，LED数码管引脚图如下图所示74LS48仿真引脚图 LED数码管引脚图74LS48BCD七段译码驱动器真值如表2所示 表2 74LS48BCD七段译码驱动器真值表数字输      入输      出DCBAabCdefg0000011111101000101100002001011011013001111110014010001100115010110110116011000111117011111100008100011111119100111

15、10011101010000110111101100110011211000100011131101100101114111000011111511110000000 3V，驱动电流为几十毫安。74LS47译码驱动器输出是低电平有效，所以配接的数码管必须采用共阳极接法；而74LS48译码驱动器输出是高电平有效，所以，配接的数码管必须采用共阴极接法。数码管常用型号有BS201、BS202等。使用时，公共阴极接地，7个阳极a到g由相应的BCD七段译码器来驱动。数字钟接通电源或者计时出现误差时，需要校正时间。校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能。为使电路简单

16、，这里只进行分和小时的校时。对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数，由与非门构成的组合逻辑电路，开关S1、S2或S3为“0”或“1”时，可能产生抖动，接电容C1、C2、C5可以缓解抖动。下图所示的为校“时”校“分”电路。其中S1为校“分”个位用的控制开关，S2校“分”的十位用的控制开关，S3为校“时”个位用的控制开关。 3-4校时电路图设计要求：电路具有显示闹钟定时时间功能，当电路到达设定的时刻时发出闹钟信号，持续时间为一分钟，一分钟过后，闹钟停止，数字钟继续记时。且具有电路止闹功能，即闹钟时可以是闹钟停止，也可提前将停止闹钟功能，使电路不再

17、闹时。设计思路：定时电路的控制应有三部分组成，一部分由计数器在外界人工操作下设置闹钟时刻，一部分由锁存电路构成，锁存计数器设置的时刻，第三部分由比较报时电路构成，由设计要求可知，当比较器输入的闹钟的时分与数字钟基本电路的时分时刻相同时比较发出闹钟信号。仿广播电台正点报时电路的功能要求是：每当数字钟计时快要到正点时发出声响，通常按照4低音1高音的声音发出间断声响，以最后一声高音结束时刻为正点时刻。电路图如下所示： 设4声低音分别发生在59分51秒、53秒、57秒，最后一声高音发生在59分59秒，它们的持续时间约为1秒。 4 总结由于这次设计是独立完成的，所以在各模块之间的衔接上，以及某些参数的确

18、定上可能还存在一定的问题。但通过这次设计，收获也颇多。总体上来说这次设计电路原理其实不难，但是在设计过程虽然很多东西自己明白该那么做，但是在真正的运用中却是实在是无从下手，遇到的很多小问题比自己想象中的要复杂得很多，让自己怀疑是不是考虑错了或者是走错了方向。在设计中，很多芯片的功能是自己不是很熟悉的，不同芯片之间的衔接更是让自己感到陌生。比如多谐振荡器产生1Hz的脉冲信号，要用分频器对1000Hz分频，分频的原理对当时设计自己来说是很模糊的，但是通过询问同学和老师后让自己对分频的原理有了了解。在计数器的选择上，虽然自己对这部分比较熟悉，但是当真正的接触它时，才知道很多的东西不是自己想象中的那样容易，很多的小错误就让自己感到寸步难行。通过不断的查阅资料了解选择了十进制的74LS160和161实现了准确的计数功能。在按键部分，这是整个设计让我受益最多的部分，按键部分是自己在设计最后才做的部分，刚开始真的是无从下手，感觉考虑的东西很多，而且很多的东西自己又不会。在老师和同学的帮助下才让自己有了一个比较清晰的思路，在设计中将计数器74LS160和译码器74LS48有机的结合来实现了三个按键的基本功能。通过这次的设计让自己熟悉了很多东西，学