分析及verilog代码

1、RS(10,8)分析及verilog代码RS(10,8)原理图：*dataout输入到加法器不用转换到GF域，输入以后的信号全是在GF域中运算。GF(24)元素列表：GF域的元素都由a0,a1,a(m-1)及其组合构成。GF(24)元素由a0,a1,a2,a3及其组合构成。其它值是在元素am的基础上求得，am由本原多项式f(x)=x4+x+1求得因为a是本原多项式的一个解，所以a4+a+1=0得元素a4=a+1其它元素ai=a(i-1)*a，结果中有等于a4，由a+1代替计算。如a7=a6*a=(a3+a2)a=a4+a3=a3+a+1GF域的加减法和乘法：加减法：各对应位异或。如0010+1

2、0111001乘法：权相加（十进制加法），对大于最大权值2m-1的值求余。213*25=2(13+5)=218=23乘法器系数值获得：生成多项式g(x)=(x+a)(x+a2),(x+a(n-k)GF(24)域的生成多项式为g(x)=(x+a)(x+a2) =x2+(a2+a)x+a*a2 =x2+(a5)x+a3所以g0=a3,g1=a5设输入信息多项式为m和输出多项式为q分别表示为m=m3a3+m2a2+m1a1+m0a0q=q3a3+q2a2+q1a1+q0a0其中：mn，qn表示输入信息第n位的值（0或1），an表示权那么以g1所在的乘法器为例有：q3a3+q2a2+q1a1+q0a0

3、=(m3a3+m2a2+m1a1+m0a0)*a5 =m3a8+m2a7+m1a6+m0a5 =m3(a2+1)+m2(a3+a+1)+m1(a3+a2)+m0(a2+a) =(m2+m1)a3+(m3+m1+m0)a2+(m2+m0)a1+(m3+m2)a0所以q3=m2+m1q2=m3+m1+m0q1=m2+m0q0=m3+m2同理求得g0所在乘法器的结果RS(10,8)程序：module rs8to10(clk,rst,din,dout);input clk,rst;input 3:0 din;output 3:0 dout;reg 3:0 dout=0;reg 3:0 dr=0;/输入

4、数据寄存器reg 3:0 r0=0;/D0寄存器reg 3:0 r1=0;/D1寄存器reg 3:0 count=0;wire 3:0 add_0;wire 3:0 add_1;wire 3:0 mul_0;wire 3:0 mul_1;assign add_1=dinr1;assign add_0=(count=9)?r0:mul_1r0;/g1乘法assign mul_13=add_12add_11;assign mul_12=add_13add_11add_10;assign mul_11=add_12add_10;assign mul_10=add_13add_12;/g0乘法assign mul_03=add_13add_10;assign mul_02=add_13add_12;assign mul_01=add_12add_11;assign mul_00=add_11;always(posedge clk)beginif(rst) begin r0<=0; r1<=0; dout<=0; count<=0; endelse begin r0<=mul_0; r1<=add_0; count<=count+1