第二章 存储系统(第一二节)

1、第2章 存储系统2.1 分级存储体系的形成2.2 主存储器组成2.3 辅助存储器习题2.1 分级存储体系的形成2.1.1 对存储系统的性能要求2.1.2 存储系统的分层结构2.1.3 虚拟存储器 2.1.4 Cache/主存结构 2.1.1 对存储系统的性能要求 存储系统的性能，通常可以从以下几个方面描述。 (1) 每位成本即折合到每一位存储器造价，是存储器的经济指标。 (2) 存储器读出和写入速度主要取决于存储器件的工艺，也受容量大小的影响。存取速度可用两个参数描述：一是，另一个是。存取时间分读出时间和写入时间。读出时间是从开始送入地址到这个存储器产生有效数据输出所花费的时间。写入时间则是从

2、送入地址开始(待写入存储器的数据必须在规定时间送到数据线上)并把有效数据保持一定时间所花费的时间。存取周期是指先读出一个单元的数据，随后又将一个数据写入该存储地址单元操作所需的最小间隔时间，也就是对同一个地址单元允许两次相继存取的最小间隔时间，包括读写操作之后所需的恢复时间在内。 存取速度除了影响系统的吞吐量外，还是存储器能否与CPU匹配工作的关键。尤其是当计算机进入集成电路时代后，CPU的速度明显提高，到了20世纪70年代，在合理的成本与足够的存储容量的前题下，CPU的速度约比存储器高了一个数量级。 是指每秒钟访问的二进制位的数目。目。存储器的带宽决定了在以存储器为中心的机器中可以获得的信息

3、传输速度，是改善Von Neumann瓶颈的一个关键。提高存储器的带宽可以从以下几个方面入手：；，使每个周期可以访问更多的二进制位；，且同时访问两个以上的存储体。 (3)容量 目前，主存容量虽然急剧增加，但由于成本的限制等原因，系统程序、应用程序以及数据所需要的总存储空间一般都超过主存容量，因而只能。调度由操作系统中的存储分配管理模块帮助程序员实现。多道程序的发展，促进了操作系统的发展。为了使程序员尽可能摆脱主辅存间调动文件这一复杂工作，逐步形成了支持这些功能的辅助硬件和软件，从系统结构上通过软硬件结合的方法把主存和辅存统一成整体，使之从整体来看其速度接近于主存，而从容量来看却等于辅存。 (4

4、) 信息的可靠保存性、非易失性和可更换性 根据信息写入的条件，目前存储器可以分为随机读/写存储器(RAM)和只读存储器(ROM)两种。 RAM和ROM中的信息都可以供CPU在线读出使用。但RAM中的信息可以由CPU的指令在线时写入，而ROM中的信息是脱线后在特殊条件下(如制造时)才能写入，具有固有的非易失性。ROM的成本低，常常用来存放一些固定不变的程序、常数和表，使用起来较安全。RAM则用以存放需在线读/写的数据和程序。 (5) 存取方式 存取信息的次序或时序约束是存储设备的一个重要性质。能以任意次序读写存储单元，并且读写时间与所读单元的存储器地址无关的存储器称为，如主存以及磁盘存储器等。只

5、能以某种预先确定的顺序读写存储单元的存储器称为，如磁带存储器。 2.1.2 存储系统的分层结构 1.计算机应用对存储器要求的矛盾 计算机应用对存储器的容量和速度的要求几乎是无止境的，理想的存储系统应当具有充足的容量和与CPU相匹配的速度。但是实际的存储器都是非理想化的，其制约因素是价格(每位成本)、容量和速度。这3个基本指标是矛盾的。图2.1是几种不同的技术的存储器的容量、价格和速度间的关系。其中，SRAM和DRAM分别称为静态随机存储器和动态随机存储器，是主存的两种主要形态；闪存是一种新型的较理想的存储器。关于它们，将在2.2节中进一步介绍。可以看出，(图2.1(a)；(图2.1(b)。这是

6、一种把几种存储技术结合起来，互相补充的折衷方案。图2.2是典型的存储系统层次结构示意图。这个层次结构有如下规律(从上到下)： 价格依次降低；容量依次增加；访问时间依次增长；CPU访问频度依次减小。使用这样的存储体系，从CPU看，存储速度接近于最上层的，容量及成本却是接近最下层的，大大提高了系统的性能价格比。 2.存储器访问的局部性容量、速度、成本的折衷，迫使存储系统不得不从经济的角度考虑，而。访问的局部性可分为时间上的局部性和空间上的局部性。指的是当前正在使用的信息很可能是后面立刻还要使用的信息，程序循环和堆栈等操作中的信息便是如此。是指连续使用到的信息很可能在存储空间上相邻或相近，以顺序执行

7、为主流的程序和数据(如数组)，便是如此。因为只有这样，才有可能把计算机频繁访问的信息放在速度较高的存储器中，而将不频繁访问的信息放在速度较低、价格也较低的存储器中。假设有一个两级的存储系统，第一级容量为1KB，访问时间为1s，第二级容量为1MB，访问时间为10s。CPU访问存储系统时，先访问第一级，如果信息不在第一级，则由存储系统先把第二级的信息送到第一级，然后再由CPU从第一级中读取。如果100%的信息都可以从第一级中取到，则整个存储系统的平均访问时间就等于第一级存储器的访问时间1s。如果在第一级中能得到信息的百分比下降，则平均访问时间就要加长。3.命中率和访问周期在层次结构的存储系统中，某

8、一级的是指对该级存储器来说，要访问的信息正好在这一级中的概率，即命中的访问次数与总访问次数之比。其中，最主要的是指CPU产生的逻辑地址能在内存中访问到的概率。它。在基于访问的局部性而实现的存储器层次体系中，如果存储器的容量足够大、系统调度得当，可以获得较高的命中率H。评价存储体系的另一个更重要的指标是A。它是与命中率关系密切的最基本的存储体系的评价指标。 为简化问题，下边只考虑一个二级存储系统，它由存储器M1和M2组成。设在执行或模拟一段有代表性的程序后，在M1和M2中访问的次数分别为R1和R2，则M1的命中率为 HR1/(R1+R2 )CPU对整个存储系统的平均访问周期为: TAHTA1+(

9、1-H)TA2;如果把存储层次中相邻两级的访问周期比值叫做 r=TA2/TA1，又规定存储层次的访问效率e=TA1/TA，可以得出 : eTA1/TA=TA1/(HTA1+(1-H)TA2) =1/(H+(1-H)r)=1/(r+(1-r)H) 。也就是说，系统的平均访问周期越接近较快的一级存储器的访问周期(TA1)越好。e是r和H的函数，。 (1) ，即扩充最高一级存储器的容量。但是这要付出很高的代价。(2) ，由图2.3可见，当r=100时，为使e0.9，必须使H0.998；而当r=2时，要得到同样的e，只要求H0.889。可见在层次结构存储系统中，相邻两级存储器间的速度差异不可太大。通常

10、Cache主存层次中r=510是比较合理的。实际应用的主存磁盘(辅存)层次中，r高达104，这是很不理想的。从图2.1可以看到，在半导体主存和磁盘间有一个很大的空档。从r不能太大的角度看，最好有一种速度、容量和价格介于其间的存储器作为中间的层次。2.1.3 虚拟存储器虚拟存储器是以存储器访问的局部性为基础，建立在主辅存体系上的存储管理技术。它的。通常把能访问虚拟空间的指令地址码称为，而把实际主存的地址称。物理地址对应的存储容量称为主存容量或实存容量。为协调程序的局部性和存储器区间管理，可以将存储器分割成定长的块页，以页为单位装入程序；也可以按程序的模块大小将存储器分割成不定长的块段；或者将页、

11、段结合。因而可以形成常用的页式、段式、段页式3种虚拟存储器。1. 页式虚拟存储器在页式虚拟存储器中，把虚存空间和实存空间划分成等长的块，分别称为虚页(或页面)和实页(或页框)。每页长度应为2的整数幂，通常为512至几KB。每个地址都由两部分组成：页号和页内地址。按页进行管理，信息往内存调入是以页为单位的，所以实地址与虚地址间的页内地址相同。因此，。(1)页表机制也就是说，同一个系统，运行不同的程序时，有不同的虚存空间。机器作业时，存储管理软件要根据主存的运行情况，为每个程序自动建立一张页表，存放在主存特定区域。页表信息字按虚页号顺序排列，每个虚页的状况在页表内用一个字描述，称为页表信息字，内容

12、有该虚页将来要装入到实存中的那一页和其他。图2.4(a)表明，某程序A占有4页。图2.4(b)给出了页表的存储情况及其所表示的虚实对应关系。(2)地址转换机构由于每个程序的页表信息字是按虚页号顺序存放的，所以为找到某一页表信息字，必须先得到该程序的页表区的首地址。某一页表信息字的地址，实际上是程序的页表区首地址与该虚页号之和，也就是说，虚页号是其页表信息字地址相对于该程序页表区首地址的偏移量。由于页表被保存在内存特定区中，程序投入运行时，便由存储管理软件把这个程序的页表区首地址送到页表基址寄存器中。图2.5为虚拟存储器地址变换机构。CPU送来的虚地址被分为两部分：(与页表基址寄存器中的页表区首

13、地址形成页表地址)，再通过页表便可找到相应的实页号。(3) 页表中的其他信息除给出对应的实页号外，在页表信息字中还包括以下信息：P=0，该虚页内容尚未装入内存，CPU访问无效；P=1，该虚页内容已装入内存，CPU访问有效。在地址转换过程中，找到页面信息字后，CPU要检测P的状态。若P=1，则可根据生成的实地址进行有效的访问；若P=0，则要查看内存中有无空页。有空页，便启动I/O系统，把虚页号指向的一页内容调入主存再访问，同时将P置“1”。如无空页，则按一定的替换策略将某一页变为空页，再做上述操作。修改位用于记录虚页内容在主存中是否被修改过。如果修改过，则当主存中的这一空间被新页覆盖时，要把修改

14、部分写回到辅存中去。替换位主要反映该页在主存中的活跃程度。，如访问权限控制等。(4)快表由于页表放在主存中，因此CPU每次对主存的访问，都要多付出一次查询页表的时间。若页面失效，访问主存查页表次数更多，从而降低了CPU存取速度。解决的一个办法是，组成快表，以减少时间开销。 页式虚拟存储器的：由于每页长度固定，页表设置方便，程序运行时只要有空页就能进行页调度，操作简单，开销省。其：由于页的一端固定，程序不可能正好是页面的整数倍，有一些不好利用的碎片，并且会造成程序段跨页的现象，给查页表造成困难，增加查页表的次数，降低效率。2. 段式虚拟存储器段式虚拟存储器是与模块化程序相适应的一种虚拟存储器。它

15、与页式虚拟存储技术有许多相似之处。段号是程序分段的代号，也是程序功能名称的代号。虚实地址转换依照段表进行。由于各段长度不等，所以段表中应指出的主要内容有段号、段首址、段长等。段式虚拟存储器配合了模块化程序设计，使各段之间相对独立，互不干扰；程序按逻辑功能分段，各有段名，便于程序段公用且按段调用可以提高命中率；其缺点是由于段长不等，虚段调往主存时，主存分配困难。3. 段页式虚拟存储器段页式虚拟存储器的基本思想是，先将程序按逻辑单位分段后，再把每段分为固定大小的页。程序对主存的调入调出是按页面进行的，但它又可以按段实现共享和保护。因此，它结合了页式和段式的优点，是一种较好的虚拟存储体系结构。2.1

16、. 4 Cache/主存结构 在计算机的发展过程中，主存器件速度的提高赶不上CPU逻辑电路速度的提高，它们的相对差距越拉越大。统计表明，CPU的速度每824个月就能提高一倍，而组成主存的DRAM芯片的速度每年只能提高几个百分点。如表2.1所示，1955年在IBM 704中，处理机周期与主存周期相同，而到了20世纪80年代主存周期已是处理机的周期的10倍。再如，100 MHz的Pentium处理器平均每10ns就能执行一条指令，而DRAM的典型访问速度是60120ns。显然，这样的主存是CPU难以忍受的。为解决主存储器与CPU速度不匹配的日益严重的问题，不仅大、中型机器，连小型、微型计算机也开始

17、注意采用Cache/主存体系结构，即。1. Cache的特点(1) Cache一般组成，其速度已经与CPU相当。(2) ，都是把信息分成基本的块并通过一定的替换策略，以块为单位，由低一级存储器调入高一级存储器，供CPU使用。但是，虚拟存储器的替换策略主要由软件实现，而。因此Cache效率高并且其存在和操作对程序员和系统程序员透明，而虚拟存储器中，页面管理虽然对用户透明，但对程序员不透明；段管理对用户可透明也可不透明。(3) Cache的价格较贵，为了保持最佳的性能价格比，Cache的容量应尽量小，但太小会影响命中率，所以。如80386的主存最大容量为4GB，与之配套的82385 Cache的容

18、量为16KB或32KB，命中率在95%以上。2. Cache的读/写过程Cache的工作是。主存和Cache都划分块，每块由多字组成，两者之间以块为单位交换信息，并将块的位置称为槽。Cache的读操作过程如图2.6所示。Cache的写操作比读操作要复杂。因为Cache中保存的是主存中的某些信息的副本，所以有一个Cache与主存内容一致的问题。解决一致性问题的方法因写操作的过程而异。目前主要有以下几种：(1)，即同时写入主存和Cache，也称通过式写。(2)，即数据暂写入Cache，并用标志将该块注明，等需要将该块替换回到主存时，才写回主存，也称标志交换方式。(3)3. Cache结构和工作原理

19、Cache的基本结构如图2.7所示(请将之与图2.6对照阅读)。它主要由Cache存储体、Cache-主存地址映像、Cache替换机构组成。(1)Cache存储体Cache存储体以块为单位与主存交换信息。每块的容量等于一个主存周期内所能访问主存的字数。并规定。为加速Cache与主存之间的调块，。这样在块失效时，最多花费一个主存周期CPU就能得到所需的信息。(2)地址映像地址映像的功能是将CPU送来的主存地址转换为Cache地址。由于主存与Cache中块的大小相同，块内地址都是相对于块的起始地址的偏移量(低位地址)，所以。地址映像是决定命中率的一个重要因素。地址映像的方法有多种，选择时应考虑的因

20、素较多，下面是主要考虑的因素。；。主要的几种算法有、。(3) 替换算法替换算法发生在有冲突发生，即新的主存页需要调入Cache，而它的可用位置已被占用时。这时替换机构应根据某种算法指出应移去的块，再把新块调入。替换机构是根据替换算法设计的。替换算法很多，要选定一个算法主要看访问Cache的命中率如何，其次要看是否容易实现。一种较好的算法称为。它的基本思想是。这种算法能较好地反映程序的局部性特征，可以获得较高的命中率。为了反映每个块的使用情况，要为每个块设置一个计数器。Cache总体分为和两类。内部Cache被集成在CPU芯片上，外部Cache被安装在主板上。2. 2 主存储器2.2.1 主存记

21、忆元件 2.2.2 主存储器组成 2.2.3 内存条 2.2.4 并行存储器 2.2.5 并行处理机中的存储组织 2.2.6 相联存储器 广义地讲，在一定条件下，物质性质的改变，就是对过程条件的记忆，如果这些物理性质可检测并且与其相应过程条件之间有确定的一一对应关系，则可用做记忆元件。基于二进制逻辑的Neumann电子计算机所要求的，以分别表示两个逻辑值，并且这两个状态。信息的。能满足这一要求的物质有机械的、磁的、电子的、光学的、化学的和生物的等。目前，主存储器中所使用的记忆元件是电子的，即半导体的。2.2.1 主存记忆元件 1. RAM记忆元件记忆元件随机存取存储器RAM要求能随机地对存储器

22、中的任何单元进行存取，且与存取的时间和该单元的物理位置无关。具体地说，它要求元件有如下记忆特性：；。 半导体RAM元件可以分为静态和动态两大类，即SRAM和DRAM。它们的区别是：，只要电源有电，它总能保持两个稳定的状态中的一个状态。而，否则信息就会丢失。(1) SRAM记忆元件SRAM电子记忆元件有和两种。下面仅以MOS开关元件为例说明它们的工作原理。MOS开关元件是一种金属(M)、氧化层(O)和半导体(S)组成的场效应管，它的符号如图2.8所示，当W为高电位时导通，即R点与Vcc同电位。但是，由于W上所加的电位信号是脉冲的，脉冲去掉之后便处于不定状态。为了能稳定地记忆W上曾加过高电压，不能

23、使用这样的单管的MOS开关，必须。常用的是六管MOS记忆单元，如图2.9所示。其中T1和T2组成双稳态的触发器，T3和T4作为阻抗，T5和T6作为记忆单元的选中开关(读写控制门)。当记忆单元未被选中(字线保持低电平)时，T5，T6管截止，触发器与位线隔开，原来保存的状态不改变。当字线加上高电平时，T5，T6管导通，该记忆单元被选中，可进行读/写操作。写过程：字线选中，读写控制门打开。写“1”时，位线b上送高电平，使T2导通，位线b上送低电平，使T1截止。这种状态不因写脉冲的撤离而改变，因为T2，T1成反向偶合，只要Vcc上有5V的电位，就能保持这一状态。写“0”时，位线b上加低电平，位线b上送

24、高电平，使T2截止、T1导通。 读过程：字线选中，位线b和b分别与A点和B点相通。若记忆单元原存“1”，A点(即位线b)为高电平(读1)；若原存“0”，B点(即位线b)为高电平。 MOS静态记忆单元具有的特点，。但是记忆单元电路所用管子数目较多，占硅片面积大，且功耗大，一般。双极型一般可分为TTL型(晶体管晶体管逻辑)和ECL型(射极耦合逻辑)两种。它们的电路驱动能力强，存取速度快，一般用作高速缓冲存储器。近年来还出现了新型的双极型记忆单元电路，如集成注入逻辑电路，简称I2L型电路。它的特点是：集成度高，工作电压低，功耗小，可靠性高，速度较快。双极型记忆单元电路样式繁多，这里不再介绍。(2)D

25、RAM(2)DRAM记忆元件记忆元件DRAM记忆元件是，所以也称电荷存储型记忆元件。图2.10是一个，它仅由一个MOS管和一个电容组成。当字线为高电平时，该电路被选中。执行写操作时，若写“1”，位线上为高电平，对电容C充电；若写“0”，位线上为低电平，C上的电荷很快被泄放掉。执行读操作时，若原存“1”，C上有电荷，在位线产生输出信号；若原存“0”，C上无电荷，位线上无输出信号。单管电路的主要优点是，但是，单管电路本身是，在读操作完成后，原来存储的信息便被破坏，必须采取再生措施。 图2.11是一个。它的特点是，但由于电容电荷总是有泄漏的，还。 四管动态MOS电路的读写与前面介绍的六管静态MOS记

26、忆电路相似。不同之处在于：它少了两个管子，因而；它的稳定状态不是靠外加的电源来维持，而是靠自身的栅极电容C1，C2上的电荷来维持，因而。刷新周期一般为2 ms、4 ms、8 ms。(3）MRAM记忆元件MRAM（Magnetic Random Access Memory,磁随机存取存储器）是。图2.12为MRAM的一个存取单元的工作原理示意图。其读写过程与DRAM相似。与DRAM相比，它有如下：不需要像DRAM那样需要动态刷新，是一种非易失性的存储元件；磁化过程非常短暂，存取速度已经达到目前CPU高速缓存的水平；存储密度也已经达到目前DRAM的水平；芯片材料以铁、铝为主，制造成本较低。人们估计

27、，MRAM将是未来非常有前途的内存存储元件。 2. ROM2. ROM记忆元件记忆元件 ROM是一种在机器运行过程中只能读出、不能写入信息的无源存储器，是一种非易失性器件。它所存储的信息是用特殊方式写入的。主要用于存储器经常要用的一些固定信息。根据物理特性可将ROM分为如下几类：(1) ROM这种ROM通常指MROM，采用二次光刻掩膜工艺一次制成，只能由厂家在生产时制成，出厂后再不可改变。这种元件可靠性高、集成度高、批量生产成本低，但其灵活性差，单个生产费用大。(2)PROMPROM(可编程的ROM)元件有多种形式，其中一种是熔丝型的，其原理如图2.13所示。它在出厂时各处熔丝都是完好的，用户

28、在使用前可以将要存“0”的位用大电流将熔丝烧断。这样就将自己的信自己的信息写入了。这种元件，一经写好，存有“0”的位，便不可再改为“1”。(3) EPROM EPROM是一种可改写的ROM，可以对其内容进行多次改写，所以叫可擦除可编程ROM(erasable programmable ROM)。目前用得最多的EPROM是用浮动栅雪崩注入型MOS管构成，称为FAMOS型EPROM。若需对芯片内容进行改写，首先要将已存的内容擦除，按照擦除方法的不同有两种 EPROM。 紫外线擦除EPROM (UVEPROM) UVEPROM芯片上有一石英窗口，想改写EPROM的内容时，将窗口置于12 mV/cm2

29、的紫外线灯下，相距3 cm照射1025分钟。紫外线使浮栅上的电荷得以泄放，恢复到原来不带电荷的状态(“1”状态)。经过擦除之后的芯片可重新写入。这种芯片在使用时，窗口应该用不透明的胶纸贴住，注意避免阳光和室内灯光的直接照射，以免引起芯片局部擦去内容或部分功能损伤。 UVEPROM虽然使用很广泛，但也存在着两个问题：一是紫外线擦除信息需很长时间(与紫外线光的照射强度有关)；二是不能把芯片中个别需要改写的存储单元单独擦除和重写。 电可改写EPROM (E2PROM) E2PROM可用电气方法将存储内容擦除，再重新写入。它在联机条件下可以用字擦除方式擦除，也可以用页擦除方式擦除，同时也可以将全部内容

30、擦除。E2PROM基本解决了UVEPROM存在的问题，故更受用户欢迎。一、基本结构如图2.14所示，主存储器主要由存储体阵列、地址译码驱动系统、驱动器、 I/O电路、片选和输出驱动电路等组成。1、存储体阵列：见下图，注意其中几个常用概念：记忆元件、存储单元、字线、位线和存储芯片规格。2.2.2 主存储器组成 位线n1012n-1012n-1012n-1字线0字线1字线m1位线0位线1位线22、地址译码驱动系统将用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。地址译码有两种方式: 适用于小容量存储器 一个地址译码器 适用于大容量存储器 X向和Y向两

31、个译码器采用双译码结构，可以降低译码线和驱动电路。例如当每个译码器的输入端均为6，输出状态为212=4096个，而译码线只有2*26=128根。例：1K4位RAM的地址译码方案。一维地址译码方案：存储体阵列的每一个存储单元由一条字线驱动例中用此方案共需字线条数为：1024条二维地址译码方案：从CPU来的地址线分成两部分，分别进入X（横向）地址译码器和Y（纵向）地址译码器，由二者同时有效的字线交叉选中一个存储单元。例中将1K4RAM的10条地址线中6条（A0A5）用在横向，4条（A6A9）用在纵向，则共产生字线条数为：64+16=80条。双译码结构的4096*1的存储单元矩阵图如图2.15所示。

32、3.驱动器: 双译码结构中，在译码器输出后加驱动器，驱动挂在各条X方向选择线上的所有存储元电路。4.I/O电路：处于数据总线和被选用的单元之间， 控制被选中的单元读出或写入，放大信息。 5.片选: 在地址选择时，首先要选片,只有当片选信号有效时，此片所连的地址线才有效。6.输出驱动电路：为了扩展存储器的容量，常需要将几个芯片的数据线并联使用；另外存储器的读出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。二、存储器与CPU的连接CPU对存储器进行读/写操作，首先由地址总线给出地址信号，然后要发出读操作或写操作的控制信号，最后在数据总线上进行信息交流。这样，在存储器和CPU之间就需

33、要完成地址线、数据线和控制线的连接。目前生产的存储器芯片的容量是有限的,它在字数或字长方面与实际存储器得要求有很大差距，所以需要在字向和位向两方面进行扩充才能满足实际存储器得容量要求。这样，在存储器芯片与CPU的连接上就有了以下三种扩展方法：1.位扩展法2.字扩展法 3.字位同时扩展法1、位扩展方式 位扩展方式是。图2.16为用64K 1位组件扩展成64K8位的RAM与CPU总线连接的示意图。CPU的16条地址线并连到各片的16条地址线上，以便同时选中各片中属于同一字的各位。 CPU数据线中的每一条，只与一个片中唯一的一条数据线相连。每个芯片均有片选信号端CS来进行芯片选择。但在这种方式下对芯

34、片没有选片要求，也就是说芯片按已被选中来考虑，故CS线可以直接接地。R/W为读写控制端。该端为高电平时，被选中的字将读出；该端为低电平时，被选中的字为写入。2、字扩展方式字扩展方式是，因此将芯片的地址总线、数据总线、读/写控制线并联，而由片选信号来区分各片地址，故片选信号端连接到选片译码器的输出端。图2.17显示出用16K 16位的芯片采用字扩展法组成64K16位的存储器连接图 。 CPU地址总线的A14、A15连接到片选译码器，A14、A15为不同值时，片选译码器的4条输出中，只有1条被选中(输出低电位)。由于它们分别连接各芯片的CS(片选端)，因而只有一片被驱动(选中)。各片的14条地址线

35、都连接到CPU总线的A013端。当CPU的地址总线输出一个16位的地址码时，A14，A15选中某一片，而A013选中该片中的某字。14条地址线的寻址范围为16K。 每个芯片的16位数据引脚并在16条CPU数据总线上。同样由R/WR/W进行读写控制。在字扩展方式下，这四片芯片的地址空间分配如下表所示。 地址片号A15A14A13A12A11 A1A0说明10 00 00 0 0 0 01 1 1 1 1最低地址最高地址20 10 10 0 0 0 01 1 1 1 1最低地址最高地址31 01 00 0 0 0 01 1 1 1 1最低地址最高地址41 11 10 0 0 0 01 1 1 1

36、1最低地址最高地址3、字位同时扩展方式一个存储器的容量假定为MN位，若使用lk 位的芯片(lM,kN)，需要在字向和位向同时进行扩展。此时共需要(M/l)(N/k)个存储器芯片。例: (P86 2.10)设某机采用1K4位动态RAM（片内是6464结构）组成16K8位的存储器。请（1）设计该存储器共需几片RAM芯片？（2）画出存储器组成框图。再例:某机地址总线16根(A15A0，A0为低位)，数据总线8根(D7D0)，控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，读写控制信号R/W。主存地址空间分配如下：08191为系统程序区，由只读存储芯片组成；819232767为用户程序区

37、；最后(最大地址)2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片：EPROM：8K8位(控制端仅有CS);SRAM：16K8位，2K8位，4K8位，8K8位。请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3 8译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片。主存地址空间分布如图所示：主存地址空间分布如图所示：根据给定条件，选用根据给定条件，选用EPROM：8K8位芯片位芯片1片。片。SRAM：8K8位芯片位芯片3片，片，2K8位芯片位芯片1片。片。3 8译码器仅用译码器仅用Y0，Y1

38、，Y2，Y3和和Y7输出端，且对最后的输出端，且对最后的2K8位芯片还需加门电路译位芯片还需加门电路译码。码。译码电路，用于确定译码电路，用于确定是否选中相应芯片是否选中相应芯片3-8译码器译码器三、数据读/写 当地址寄存器(MAR)接受地址码后，即经地址译码器，使得与该地址相应的一根字选择线有效，也就了相应的某特定存储单元。由CPU来的经控制总线控制被选中的单元。读操作时，取出的信息经读/写放大电路放大整形后，送往数据寄存器MDR，供CPU用。写操作时，CPU在提供单元地址的同时，还应将待写入的信息送入MDR，然后由写命令将MDR中的信息写入被选中的单元。进行读操作时，单元内容不被破坏，仍为

39、原值。而在写操作时，旧的内容将被新的信息所取代。 CPU与主存之间的数据传送，可以采用和。同步方式中数据传送在固定的时间间隔内完成。此时间间隔由时钟脉冲确定，它构成了一个存储器的读/写周期。在异步方式中，存储器在完成读或写操作后，回送一个“存储器功能完成”信号(MFC)给CPU，CPU接到此信号后，完成一次数据传送工作。采用异步传送方式，允许用具有不同读写速度的存储器为主存。采用异步传送的系统中，还应有MFC线。在字节寻址的计算机中还需要一根控制线，用来指明传送的是一个字还是一个字节。为了保证可靠的读/写，存储器对时序的要求是很严格的。下面粗略地介绍一个典型的SRAM的读/写周期时序。 (1)

40、 写周期时序 。一个典型的写周期时序如图2.18所示。在此期间，地址输入信号不允许改变，所以MAR有地址锁定功能，使地址线上的各位或是高电位，或是低电位，都要保持一个写周期的时间。数据总线上的数据信息与地址总线上的地址信息是同时到达的。但是它们到达之后并不能立即开始进行写操作，而是要等这些信号稳定之后，才在芯片端CE上送入有效信号(低电平)。当CE上的信号稳定后才驱动选中的单元，然后，在WE上送入有效信号，并待其稳定之后，才能将数据线上的信息写入相应的位中。(2) 读周期时序典型的读周期时序如图2.19所示。它与写周期很相似。只是在整个的读周期中，WE上一直保持高电平(无效)，所以在图中没有画

41、出。另外，数据输出是在读周期的后期进行的，那时，数据线上的信号才发生改变。 内存条由安装在印刷电路板上的内存芯片组成的。1. 内存条的接口模式为了便于与主板连接，内存条需要遵循一定的引线标准。早期的8086，8088使用的是板载内存模块，80286，80386，80486时代采用的是内存条，80586开始采用，在笔记本电脑中采用的是。目前，DIP接口模式已被淘汰，下面介绍其他3种接口模式。（1）SIMMSIMM接口模式有30线（引脚，亦称金手指）、72线和专用内存条3种。其中30线已被淘汰，72线的成为主流。数据宽度：无奇偶校验的使用32位，有奇偶校验的使用36位。容量：常见的有4MB，8MB

42、，16MB等，最大支持64MB/条。主要使用FPM和EDO芯片。图2.20为SIMM内存条示意图。 2.2.3 内存条（2）DIMMDIMM内存条采用168线金手指，工作时钟为60MHz，67MHz，75MHz，83MHz。数据宽度：无奇偶校验的使用64位，ECC（有错误校验与纠正）的使用72位。容量：常见的有8MB，16MB，32MB等。主要使用SDRAM芯片，主要用于PC机。DIMM的新产品是一种200线的双面内存条，其工作时钟为77MHz，83MHz，100MHz，数据宽度为72或80位，分缓冲型和非缓冲型两种，主要用于工作站和大型计算机。 （3）SODIMMSODIMM是非常小的32位

43、模块。尺寸仅为72线SIMM模块的一半，已成为笔记本电脑用内存条的标准模式。速度是内存的一个主要性能指标，指内存在无错情况下作出反应的时间，单位为纳秒（ns）。常见的有52ns，70ns，80ns，120ns等四种，在内存条上对应的字样为“-5”，“-7”，“-8”，“-12”等。一般不同速度的内存条可以混合使用，速度以慢的为准。 2. 内存工作模式下面介绍几种主要的内存工作模式。(1) SDRAM(synchronous RAM，同步动态内存)SDRAM是与CPU定时同步的DRAM技术，称同步DRAM。它主要的技术指标为：64位带宽，采用3.3 V工作电压。SDRAM的基本原理是。这样，CP

44、U在检索内存中的数据时就无需先查看内存是否处于稳定状态，同时内存控制芯片也能清楚在哪个时钟周期可以检索数据。这样，数据就可以在时钟的每个上升沿输入。此外，SDRAM还利用内存分段（bank）的方式，可以多个段同时操作，提高了内存使用效率。 (2) DDR RAM (double data rate RAM，双数据传输率同步动态内存) DDR是在SDRAM的基础上，使用了比SDRM更多、更先进的同步电路，更重要的是使用了延时锁定电路，从而，因而在同样的时钟频率下速度是SDRAM的两倍。 (3) DDR II RAM DDR II RAM是在DDR RAM的基础上进一步改进的内存技术。主要改进技术

45、有：（并将改用更先进的0.065m制程技术），并把工作电压由0.25V降到1.8V。它（DDR技术），从而实现了芯片核心频率较低情况下的较高数据传输率。例如DDR II 533的核心频率为133MHz，时钟频率为266 MHz，而数据传输率为533MHz。 (4) RDRAM(Rambus DRAM)RDRAM是一种依靠简化每个时钟周期数据量的内存技术，每一个RDRAM晶片的传输峰值可达到6.4 Gbps。RDRAM在技术上有许多独到之处。除了采用超高时钟频率外，还采用各个芯片用一条总线串接起来，像接力赛一样，前面的芯片写满数据后，后面的芯片才开始读入数据（DDR是并行架构，不管数据流量多少，

46、所有芯片都处于读取工作状态）。这样可以简化产品设计。 (5) XDR DRAM(eXtreme Data Rate DRAM极度数率动态内存) 它是在RDRAM的基础上进一步创新的内存技术。这些新技术主要有：。RDRAM的串行模块架构虽然简化了产品设计，但由于要芯片依次启动才能读完所有数据，此时延较长。XDR则为每颗芯片，从而有效地降低了延迟。 采用。每个时钟周期内进行8次数据传输。并且，XDR可以扩展到8通道甚至更高的运行模式，从而得到惊人的带宽。采用，根据线路长度预先对信号的相位进行了调节，以达到芯片之间以较短路径的同步传输数据（以前的技术采用加长短的路径的办法实现芯片间数据同步传输）。

47、表2.2对几种主要动态内存芯片的性能比较。 随着CPU功能的增强和I/O设备数量的增加，。为了提高访问存储器的带宽，在致力于寻找高速元件的同时，也加紧从存储体系结构方面对存储器组织结构加以改进，发展并行存储结构。从结构上拓宽存储器带宽的技术主要有双端口(或多端口)存储器、单体多字和多体并行存储技术。1. 双端口存储器传统的存储器只有一个读/写端口，要么写，要么读，读/写不能同时进行。双端口存储器的基本特点是：，只要不是同时访问一个单元，就允许两个端口并行地进行独立的读/写，而不互相干扰。如果两个端口同时访问同一存储单元，就由决定由哪一个端口访问。这样，在多处理机系统中，可以让两个CPU同时访问

48、主存，或者设计成一个端口面向CPU、一个端口面向I/O处理的系统。两个端口可以不受编址的限制，几乎成倍地提高了存储器的效率。 2.2.4 并行存储器双端口存储器的常见应用有：Cache主存结构中的主存、运算器中的通用寄存器组等。此外，在多机系统中常采用双端口存储器甚至多端口存储器，实现多CPU之间的存储共享。 2. 单体多字系统根据程序访问的局部性，要连续使用的信息（数据尤其是指令）大多是连续存放的。以此为前提，可以。例如同时读出4条指令。然后把它们组织成队列，每隔1/4主存周期依次送入指令寄存器去执行。 典型的单体多字系统是如图2.21所示的多模块单体存储器。它是由字长为W位的n个容量相同的

49、模块器M0，M1，Mn-1并行连接起来，构造字长为nW的存储体。这样，每个存储周期中可以同时读出n个字(例如同时读出n条指令)，从而BM=W/TM到n倍。当然，如果要访问的不是n个连续的字时，如遇到转移指令或随机分布的数据时，会大大降低实际的带宽。3. 多体并行系统与单体并行方式的区别是，它的。(1) 多体并行存储器的访问方式分为N个存储体的主存储器称为“模N”的存储器，这N个存储体按统一规则，分别编址。它们的并行工作方式有两种：。即同时送进N个地址，同时读出N个字，在总线上分时地传送。图2.22为有4个存储体的交叉存储器中各存储体启动的时序关系(负脉冲启动)(见课本65页)。访问多体存储器时

50、，每个被分为两部分：。体号在低位的称为；体号在高位的称为。图2.23(见课本66页)为由4个存储体组成的主存储器，分别以高位交叉编址和低位交叉编址的地址分配情形。由于指令、数据、向量等的存储和执行基本上是顺序的，所以使用时，同一主存周期中取出的是要连续执行的指令或数据，因而。但是，一个存储体故障将会导致所有程序无法执行。采用时，一个存储体内的地址是连续的，这样，可以任意增加1个或n个存储体(低位交叉方式只允许按2的倍数增加)，可靠性也高，但是存储冲突比较严重。 一般是指一台计算机中，有一个指令部件(取指令)和多个执行部件。在并行处理机中，处理机与存储器间通过互联网络(ICN)交换信息。其存储结

51、构大体可以分为两大类：和。1 分布存储器结构如图2.24所示，在，。高速磁盘D是存储的后援，通过I/O接口与SC及PEM交换信息。为了有效地进行高速处理，要使每个处理单元PE都可以依靠自己的PEM中的数据进行运算，为此要合理分配各处理单元中的数据。各处理单元之间可以通过两条途径相互联系：一条通过互联网络ICN；另一条是通过CU，即数据从PEM读至CU，然后通过公共数据总线“播送”到全部PE中。2.2.5 并行处理机中的存储组织 2共享存储器结构如图2.25所示，在具有共享存储器的并行处理机中，只有一个统一的主存MM，经互联网络ICN为全部处理单元PE共享。I/O设备、外存都可以通过I/O通道与

52、共享存储器交换信息。 目前计算机的存储系统普遍采用按地址检索信息的技术。相联存储器(associative memory)既可以按线性地址寻址，又可以按内容(通常是某些字段)寻址。为与传统存储区别，也叫(content addressabl memory)。相联存储器中的每个字由若干字段组成，每个字段描述了一个对象的一些属性，也称一个内容。如存储学生信息的关联存储器中，可以分为学号、姓名、性别、年龄等字段。其基本结构如图2.27所示。相联存储器的基本操作有3种：(比较)。2.2.6 相联存储器 如要在相联存储器中检索一位名为李四的学生，步骤如下：用屏蔽寄存器选出“姓名”字段，并将代码寄存器清0

53、；用比较电路将“李四”作为关键字，将它同存储体中的 学生文件的全部项的“姓名”内容进行“相等”比较；找出姓名为“李四”的，把其字相符标志位置1；由字相符标志控制译码选择电路，将相应内容读出。相联存储器还可以进行大于、小于、是否处于给定的范围之内、最大值、最小值、次大值、次小值、相似、接近以及其他各种类型的逻辑检索。这要求相联存储器的每个单元不仅要能存储，还要能进行逻辑运算，所以也称分布逻辑存储器。按内容寻址方式写入相联存储器时，由于无地址，；然后根据标志位的情况，用一定的算法写入。目前，在计算机中相联存储器广泛用于虚拟存储器中存放分段表、页表和快表。相联存储器原理也在Cache中得到应用。如现

54、代计算机中的指令Cache、数据Cache、指令与数据统合型Cache等都是基于相联存储器原理而制造的。返回返回返回返回返回返回返回返回返回返回返回返回图图2.2 存储系统的层次结构存储系统的层次结构处理器处理器寄存器寄存器高速缓冲存储器高速缓冲存储器主存储器主存储器（SRAM,DRAM)辅助存储器辅助存储器（磁盘存储器等）（磁盘存储器等）大容量（海量）存储器大容量（海量）存储器（光盘、磁带存储器）（光盘、磁带存储器）CPU芯片内芯片内主机内主机内外部设备外部设备联机存储联机存储联机文件联机文件可卸存储可卸存储返回返回返回返回返回返回返回返回返回返回返回返回25630虚页号虚页号1实页号实页号

55、23其他信息其他信息(a) 程序程序A地页表地页表实页号实页号实空间实空间0123456012301程序程序A虚页虚页程序程序X虚页虚页(b) 虚虚-实页号对应关系实页号对应关系图图2.4 页表及其用法页表及其用法返回返回返回返回返回返回来自来自CPU逻辑地址逻辑地址 虚页号虚页号 页内地址页内地址页表基址寄存器页表基址寄存器去主存去主存物理地址物理地址 实页号实页号 页内地址页内地址某程序页表（在主存）某程序页表（在主存）图图2.5 虚拟存储器的地址变换虚拟存储器的地址变换返回返回返回返回返回返回计算机型号IBM650 IBM704 IBM7090 Stretch IBM360/75IBM360/85IBM360/195IBM370/168IBM3033 IBM3081 IBM3090 发表时间19541955196019611966196919711973197819811985处理机周期/ns780012000220060019580548057