集成电路设计实践

1、集成电路设计实践集成电路集成电路设计设计实践实践课程简介课程简介 设计题目与实例设计题目与实例 可测性设计可测性设计 芯片规格及封装芯片规格及封装基础知识基础知识 版图的基本概念版图的基本概念CMOS工艺中的元件工艺中的元件 版图设计规则版图设计规则版图设计准则版图设计准则 设计工具设计工具的使用的使用一、课程简介一、课程简介 基本情况基本情况学分：学分：2时间：春季学期时间：春季学期（部分）（部分）秋季学期秋季学期（部分）（部分）内容：内容： 电路设计、版图设计、芯片加工、样片电路设计、版图设计、芯片加工、样片封装、样片测试、总结报告。封装、样片测试、总结报告。一、课程简介（续）一、课程简介

2、（续） 课程特点：课程特点： 完整的完整的IC设计流程训练设计流程训练 重点在物理层和后端设计重点在物理层和后端设计 工艺工艺 集成元件集成元件 版图版图 封装封装, 测试测试 实践为主实践为主, 工作量大工作量大 结果为纲结果为纲一、课程简介（续）一、课程简介（续） 安排：安排：1. 前期：设计题目选择、设计方案、电路前期：设计题目选择、设计方案、电路设计和仿真、版图设计设计和仿真、版图设计2. 中期：芯片加工、整理设计文档。中期：芯片加工、整理设计文档。3. 后期（秋季学期）：样片测试、总结报后期（秋季学期）：样片测试、总结报告、答辩。告、答辩。一、课程简介（续）一、课程简介（续） 1.

3、教师向学生提供设计规则、版图要求、报告格式要求；教师向学生提供设计规则、版图要求、报告格式要求；介绍必要的版图知识、设计方法及工具；有关测试、介绍必要的版图知识、设计方法及工具；有关测试、封装及注意事项；设计题目介绍等。封装及注意事项；设计题目介绍等。2学生选题与分组学生选题与分组完成可测性电路设计方案及版图设计总体方案完成可测性电路设计方案及版图设计总体方案（包括关键电路的处理、管脚安排、（包括关键电路的处理、管脚安排、PAD要求、要求、测试点、测试方法等）测试点、测试方法等） 第六周与老师讨论方案，通过后方可进行版图设第六周与老师讨论方案，通过后方可进行版图设计计!第16周一、课程简介（续

4、）一、课程简介（续） 1. 版图设计。（提交版图文件、电路图文件、仿版图设计。（提交版图文件、电路图文件、仿真文件、真文件、LVS检测结果文件）检测结果文件）上机实验课上机实验课4学时（设计工具使用）第学时（设计工具使用）第58周分两批于微电子所机房周分两批于微电子所机房 版图设计（第版图设计（第714周）周）2. 版图检查与修改（第版图检查与修改（第15周）！周）！3验收版图（第验收版图（第16周）！周）！第714周：一、课程简介（续）一、课程简介（续）1版图数据处理（教师）版图数据处理（教师）2整理设计文档（学生）整理设计文档（学生）第15周16周第16周 版图外送制版和加工（教师）暑假：

5、 1. 制版（厂家） 2. 芯片加工。（厂家）一、课程简介（续）一、课程简介（续） 从芯片到达之日开始计算 第一、二周 1. 划片及封装（教师、部分学生） （学生）第三、四周 样片测试（学生）第五、六周 按要求完成总结报告（学生）答辩会一、课程简介（续）一、课程简介（续） 选课要求：选课要求： 修完前续课程之一：修完前续课程之一： 模拟电子线路模拟电子线路 高等模拟集成电路；高等模拟集成电路； 模拟大规模集成电路；模拟大规模集成电路； 集成电路课程设计集成电路课程设计 本科电子线路课程集成电路课程设计高等模拟电路集成电路设计实践基本电路理论版图, 设计工具集成电路设计全流程的设计训练一、课程简

6、介（续）一、课程简介（续）参考教材和讲义：参考教材和讲义：(1) Willy M.C. Sansen, ANALOG DESIGN ESSENTIALS(2) Behzad Razavi, Design of Analog CMOS Integrated Circuits UC, LA(3) 李福乐李福乐集成电路课程设计课件集成电路课程设计课件一、课程简介（续）一、课程简介（续） 工艺工艺 0.5m，双层多晶，三层金属，双层多晶，三层金属，标准标准CMOS工艺工艺(无锡华晶上华半导体有限公司无锡华晶上华半导体有限公司)一、课程简介（续）一、课程简介（续） 设计环境设计环境1 1软件：软件：Ca

7、denceCadence；Hspice or Spectre; MATLABHspice or Spectre; MATLAB2上机地点：东主楼上机地点：东主楼1楼微电子所教学机房楼微电子所教学机房 或校园网内远程登陆。或校园网内远程登陆。3上机辅导答疑时间：周四上机辅导答疑时间：周四15:3017点点 (416周周) 一、课程简介（续）一、课程简介（续） 总结报告要求总结报告要求第一部分：第一部分： 摘要摘要 （中、英文）（中、英文） 300字字 包括设计的内容、预期目的、主要电路结构、测试结包括设计的内容、预期目的、主要电路结构、测试结果等。果等。第二部分：电路设计部分第二部分：电路设计部

8、分 设计目标、设计目标、background、设计方案、电路结构及参数设、设计方案、电路结构及参数设计、电路仿真情况。计、电路仿真情况。 附：系统框图、电路原理图、仿真结果。附：系统框图、电路原理图、仿真结果。第三部分：版图设计部分第三部分：版图设计部分 版图设计的各部分考虑，采取的措施。版图设计的各部分考虑，采取的措施。 附：版图、核心电路尺寸。附：版图、核心电路尺寸。一、课程简介（续）一、课程简介（续） 总结报告要求（续）总结报告要求（续） 第四部分：测试部分第四部分：测试部分 测试方案、测试仪器、测试结果及分析。测试方案、测试仪器、测试结果及分析。 附：测试原理图、测试数据、分析曲线等。

9、附：测试原理图、测试数据、分析曲线等。第五部分：结论第五部分：结论 设计实现情况，成功与失败情况分析，改进设想。设计实现情况，成功与失败情况分析，改进设想。 通过本课程的训练有何收获，对本课程有什么意见及建议。通过本课程的训练有何收获，对本课程有什么意见及建议。成绩评定 题目本身难度与工作量: 20% 完成质量: 50% 答辩表现: 10% 总结报告: 10% 平时成绩: 10% 中期检查, 实验等 选题, 设计, 流片, 答辩, 总结报告等缺一不可, 否则不给成绩（2000年）硅片直径：6 英寸加工工艺： 0.8m 标准CMOS双层多晶 双层金属多芯片个数：25总 面 积： 18.9 mm

10、8.36 mm芯片详图（2000年）多芯片个数：25总 面 积：18.9 mm 8.36 mm（2001年）硅片直径：6 英寸加工工艺： 0.8m标准CMOS 双层多晶双层金属多芯片个数：24总 面 积： 18.0 mm 18.0 mm （比2000年增加一倍）封装后的芯片封装种类：2000年：20种2001年：32种每种封装数： 2000年：8个 2001年：5个封装总数：2000年：160个2001年：160个(2007) 共38组设计 选题情况： 放大器、运算放大器：9 Bandgap: 2 低电压比较器：1 PLL: 5 SRAM:4 随机数发生器:4 Flash ADC, Pipel

11、ined ADC, modulator: 7 其他:6 设计流程： 全定制：35 基于标准单元综合：3(2007) 完成情况: 90%以上参加了流片和测试 测试成功和部分成功不到40% 测试不成功原因: 没做LVS 或模块做了LVS,但拼完后没做 时间安排不合理 组内分工不合理 基础差且投入不够成功部分成功测试不成功芯片设计成功要素: 耐心 + 细心(2008) 共35组设计 选题情况： 放大器、运算放大器：7 Bandgap: 3 PLL: 3 SRAM:7 随机数发生器:4 Flash ADC, Pipelined ADC, modulator: 6 DAC: 2 其他:5 设计流程： 全

12、定制：35(2008) 完成情况: 90%以上参加了流片和测试 测试成功和部分成功超过70% 测试不成功原因: 模块做了模块做了LVS,但拼完后没做但拼完后没做 时间安排不合理 组内分工不合理 基础差且投入不够芯片设计成功要素: 耐心 + 细心成功部分成功测试不成功23%29%48%(2009) 共38组设计 选题情况： Bandgap: 2 LDO: 2 PLL: 2 SRAM:9 Flash ADC: 10 Pipelined ADC modulator: 3 R2R, Current-Steering DAC: 4 RC Oscillator: 1 其他:5 工艺: CSMC 0.5um

13、 DPTM成功部分成功测试不成功(2009) 完成情况: 90%以上参加了流片和测试 部分同学作弊, 取消流片 测试成功和部分成功大概50% 测试不成功原因: 课题方向不是IC设计, 在课程上投入严重不足 底层模块做了LVS,但拼完后没仔细做 时间安排不合理 组内分工不合理芯片设计成功要素: 努力+合作+耐心 + 细心(2010) 共35组设计 选题情况： Bandgap/LDO: 6 PLL: 2 SRAM:4 Nyquist ADC: Flash(3), SAR(1), Cyclic(3), Pipeline(3) Oversampling ADC: 1 DAC: 4 传感器接口：3 其他

14、：Oscillator(1), SC-filter(1), DDSF(2), RISC(1) 工艺: CSMC 0.5um DPTM(2010) 完成情况: 80%以上参加了CSMC流片和测试 测试成功和部分成功大概80% 基本达到设计目标大概35% 测试不成功原因: 课题方向不是IC设计, 在课程上投入严重不足 时间安排不合理 组内分工不合理芯片设计成功要素: 努力+合作+耐心 + 细心课程诚信Ref: Boris Murmann, Stanford University强调: 禁止设计抄袭, 报告抄袭, 捏造实验数据等作弊行为, 一旦发现, 记0分, 并上报教务二、设计题目结合本人的论文课

15、题方向自行设计题目结合实验室的科研任务设计题目有用的设计参考题目： Bandgap+LDO, 温漂50ppm Charge pump buckOn-Chip Temp. Sensor 传感器接口电路（电容/电阻） DDS信号合成电路（包括DAC） ADC：Flash, SAR, Cyclic, Pipeline, sigma-delta PLL时钟倍频电路，Fi = 8MHz, Fo = 64MHz Low-pass Active-RC or Switched-capacitor filter Oscillator (Crystal, RC) PLL时钟倍频电路，Fi = 8MHz, Fo =

16、 64MHz自由组队，合作完成，24人/题目每组推选一个组长，负责任务的协调分配，每组交一个设计报告，在报告最后需说明组内个人的工作内容设计过程 工艺 工艺类型：逻辑、混合信号、射频？ 所用到集成元件的特性(MOST, CAP, RES) 设计规则 寄生效应 设计方案 电路设计 版图设计 测试要提高设计质量，必须要熟悉所用的工艺运放设计实例 熟悉工艺 MOST的Gain, Speed, Corner CAP的密度，温度系数，电压系数，Corner 结构设计 电路设计与仿真分析的迭代GAIN?AT=2VE*L/(VGS-VT)? AT L/(VGS-VT)?Schematic for gain

17、simulationgm?gm=(ucox/n)*(W/L)*(VGS-VT)n=1.2常用的gm估算公式有较大的误差在常用的SI区，可在公式上加一个系数来改进计算精度通过查gm VGS-VT表，并结合gm(W/L) 的关系来估算gm，比较精确Schematic for gm, Ids simulationgm, Ids, Vgs-Vth通过仿真建立gm VGS-VT, gm/Ids VGS-VT的关系由右图可知，在固定Ids下，gm1/(VGS-VT)已知gm，VGS-VT，通过查gm VGS-VT表，并结合gm(W/L)可估算W/L；通过查gm/IDS VGS-VT表，可估算出Ids，反之

18、亦然已知gm, Ids，则通过查gm/IDS VGS-VT表可设计VGS-VT通过左图，可估算出相同Ids, VGS-VT下，PMOS, NMOS的W/L约为2.4Speed?由于gm手算的精度问题，fT的手算结果也有较大误差仿真建立FtVGS-VT, L的关系，可知ft (VGS-VT)/(L*L)的关系还是比较精确的通过查表，并结合fT与VGS-VT, L 的关系，可估算MOST的fTCorner?仿真实验：条件：令W/L=10u/1u，Idsn=25u, Idsp=10u，VDS=0.5V, 在typical(tt, 27)情况下，有Vgsteff=0.2V仿真 typical(tt, 27), fast(ff, -40), slow(ss, 85)这三个情