CRC循环冗余校验原理及FPGA实现

1、CRC循环冗余校验原理及FPGA实现姚树渝|创建时间：2013年06月19日 14:07|浏览：220|评论：0标签：管理13.1 基本CRC循环冗余校验原理介绍循环冗余码校验英文名称为Cyclical Redundancy Check，简称CRC。 它是利用除法及余数的原理来作错误侦测（Error Detecting）的。实际应用时，发送装置计算出CRC值并随数据一同发送给接收装置，接收装置对收到的数据重新计算CRC并与收到的CRC相比较，若两个CRC值不同，则说明数据通讯出现错误。根据应用环境与习惯的不同，CRC又可分为以下几种标准：CRC-12码；CRC-16码；CRC-CCI

2、TT码；CRC-132码。CRC-12码通常用来传送6-bit字符串。CRC-16及CRC-CCITT码则用是来传送8-bit字符，其中CRC-16为美国采用，而CRC-CCITT为欧洲国家所采用。CRC-132码大都被采用在一种称为Point-to-Point的同步传输中。1.CRC特点CRC是种常用的检测错误的循环码，它能够榆测出如下错误：（1）突发长度小于r的突发错误。（2）大部分突发长度等于r十l的错误，其中不可检测的这类错误只占2-（r-1）。（3）大部分突发K度大于r+1的错堤，其中不可检测的这类错误只占2-r。（4）所有奇数个错误。   CRC检错能

3、力极强，开销小，易于用编码器及检测电路实现。从其检错能力来看，它所不能发现的错误的几率仅为0.0047%以下。从性能上和开销上考虑，均远远优于奇偶校验及算术和校验等方式。因而，在数据存储和数据通讯领域，CRC无处不在：著名的通讯协议X.25的FCS(帧检错序列)采用的是CRC-CCITT，WinRAR、NERO、ARJ、LHA等压缩工具软件采用的是CRC132，磁盘驱动器的读写采用了CRC16，通用的图像存储格式GIF、TIFF等也都用CRC作为检错手段。2.CRC生成原理   CRC循环码即在m位信息码后再拼接r位的校验码，整个编码长度为n位，因此这种编码又叫(n，k)码

4、。对于一个给定的(n，k)码，可以证明存在一个最高次幂为n-k=r的多项式g(x)。根据g(x)可以生成后位信息的校验码，而g(x)叫做这个CRc码的生成多项式。校验码的具体生成过程为：   假设发送信息用数据多项式m(x)表示，将m(x)左移n一k位，则可表示成，n(z)×2n-k。这样m(x)的右边就会空出n一k位，即校验码的位置。通过m(x)×2n-k ,除以生成多项式g(x)得到的商Q(x和余数r(x)，其中余数r(x)就是校验码。即：    在发送端发送数据时余数加到信息码之后一同发出，将一组信

5、息码和余数组成的数据块称为一个码元，设为T(x)，则有    在接收端任一组多项式T(x)都应被生成多项式g(x)整除，如果传输中未发生错误，则接收码元与发送码元相同，故接收的码元必定能被g(x)整除；若码元在传输中发生错误，则接收的码元可能除不尽而有余数，因此我们就以余数是否为零来判断接收码元中有无错误。可能有错误的码元正好也被g(x)整除，这是CRC校验无力消除的，但通过选择多项式g(x)和增加冗余位数，使余数r(x)多项式的位数增多，来降低发生这种错误的概率。3.生成多项式的选择   生成多项式g(x)是构成CRC校验

6、码的关键。它的选取并不是任何一个多项式都可以作为生成多项式的，从检错与纠错的要求出发，生成多项式应能满足下列要求：(1)任何一位发生错误都应使余数不为0；(2)不同位发生错误应当使余数不同；(13)应满足余数循环规律。   CRC有多种国际标准，各种标准如下： CRC校验可以100地检测出所有奇数个随机错误和长度小于等于愚(是为g(z)的阶数)的突发错误。所以CRc的生成多项式的阶数越高，误判的概率就越小。13.2 CRC循环冗余码FPGA设计思想1.编码电路的设计思想   编码电路的功能是己知信息数据位和生成多项式，要得到对应的CR

7、C码字。CRC码是系统码，对一个合法的CRC码字前面部分是原始信息位，后面部分为校验位部分。因此，若能求解出校验位，把它与原始数据组合即可得到CRC码。现已知m(x)，G(x)，要求R(x)，用X*m(x)除以G(x)，它的余式即为X'R(x)。用二进制数表示，即将原始信息位后添r个0后的数据除以生成多项式对应的二进制数，所得余数即是校验位。2.解码电路的设计思想   一个合法的CRC码的多项式，它应该能被G(x)整除。据此，现对一个位长为n的数据段(可能不是一合法CRC码)，其多项式除以G(x)，若其余数为零，说明该码字是合法的，取出其前面部分即为发端发

8、送的有效数据，即完成解码；若余数不为0，则该码字出错，接收方可以告知发方重发，或进行纠错后再解码。实际上，对任意的CRC码都能纠正一个错误。3.软件及硬件实现方法一般有以下几种软件实现方法：逐位运算法：则是用简单的软件编程来实现CRC编码，完成这种编码的原理同使用线性反馈移位寄存器的硬件方法雷同。假定监督位已储存在称之为CRC的寄存器中，则逐位运算法则的实现步骤可归纳如下：给CRC寄存器赋值为0如果CRC寄存器中最左边的1位是”l”，则移人下一个消息位，并且用码的生成多项式对CRC寄存器进行模2相加；否则，只移人下一个消息位重复第2步，直到一帧消息码的所有位都被移人为止。标准查找表运算法：对所

9、有增加了a位组合的CRC编码进行预处理，然后在查找表中找出对应的值作为CRC编码的监督位。假设监督位已储存在称之为CRC的寄存器中，则标准查找表运算法则的软件实现步骤归纳如下：给CRC寄存器赋值为0，即设置(rn-k一1，.，ro)位为0。用右移了(nka)位的CRC寄存器的内容对a个输入位进行模2相加，即用(rn-k-1,.,ro)进行模2相加。在查找表中找出相应的值，并且用左移了a位的CRC寄存器的内容对其进行模2相加，即用(rn-k-1,.,ro)进行模2相加，然后代替原CRC寄存器的内容。重复第二和第三步，直到所有的信息位都移人为止。一般有以下几种硬件实现方法：(1)采用LSFR（线性

10、反馈移位寄存器组）来完成，这种方法简单，但每次只能处理一位二进制数据，也很难以满足速度较高的场合。(2)CRC校验码的并行算法有查表法及基于查表法而导出的一些方法，但这些方法均需要存储长度较大的CRC余数表，并且随着并行位数的增加，余数表的长度按指数增加，其现实性亦随之大大降低.(13)根据线性时不变系统的特性推出了用于计算CRC校验码,计算的转换矩阵，但变换矩阵的推导方法过于烦琐。(4)按字节运算方法，它直接推导出CRC校验码与输入数据和生成多项式的逻辑关系，然后直接运算得出CRC校验码，这种方法直接、简洁。 13.3 CRC循环冗余码FPGA实现   CRC1

11、6校验码，采用的生成多项式为g(x)=x16+x15+x2+l，依据上述的推导公式的结论设计出逻辑电路(见下图)，在图中有16级移位寄存器和13个异或门，实现CRC码的计算。初始化时每一位寄存器都清零，然后每输入一位数据，16位移位寄存器按照异或逻辑由低到高进行移动1位，直到一组校验数据结束，此时，16位移位寄存器的内容就是该组数据的CRC-16的校验位。 这里采用按字节运算方法，它直接推导出CRC校验码与输入数据和生成多项式的逻辑关系，然后直接运算得出CRC校验码。添加test bench 进行功能测试。   从仿真结果可知，当输入为1001

12、100110011001时，通过CRC校验得到的校验位如上图所示。由于串行CRC运算，当前的CRC余数值只与当前信息码的最前一位的输入值和前一状态的CRC余数值有关，所以，当输入到最后一位信息位时，此时的校验位即为最终的校验位。这里输入的信息为周期信号，所以当第16位到达后，从图中可以看到校验位为0101010101011100，这与通过计算所得的结果一致，验证是正确的。  通过综合后的RTL图以及内部详细的电路结构如上图。在板上调试时，需要添加一个信号产生模块source,以下是对Source添加test bench后的功能仿真波形： 即输入信号设为101100

13、1111001101。 这里需要对时钟进行设置，这里用的是13E的实验板，所以CLK设为C9，见上图。加核后，综合后RTL图如下所示。 这里由于要观察编解码后的波形，所以要添加一个ILA核，那么就要添加两个ICON核对ILA核以及VIO核进行控制。通过下载到实验板上，chipscope在线调试结果如下VIO捕捉到的波形如上，当复位信号为0时，产生输入信号，同时，CRC校验位也相应发生变化。 以上是Ila核捕捉的CRC校验位的校验位。板上调试代码：module crc_main(clk,sig_s1,crc_reg,crc_s   );input

14、 clk;output15:0sig_s1;output15:0 crc_reg;output0:0 crc_s;wire reset;wire 15:0 sig_s1;wire 15:0 sig_jie;wire35:0control0,control1;wire32:0 data;wire0:0async_out;wire32:0async_in;source s1(.clk(clk),.reset(reset),.sig_s(sig_s1);crc v1(.clk(clk),.reset(reset), .x(sig_s1),.crc_reg(crc_reg),.crc_s(crc_s)

15、;icon icon(.CONTROL0(control0),                     .CONTROL1(control1)         );     assign data15:0=sig_s115:0;assign data31:16=crc_

16、reg15:0;   assign data32:32=crc_s0:0;             ila my_ila(         .CLK(clk),                 

17、60;   .CONTROL(control0),                     .TRIG0(reset),                     .DATA(dat

18、a)       );         assign reset=async_out0;assign async_in15:0=sig_s115:0;assign async_in31:16=crc_reg15:0;assign async_in32:32=crc_s0:0;             vio my_vi

19、o(       .CONTROL(control1),              .ASYNC_OUT(async_out),              .ASYNC_IN(async_in);endmoduleCrc编码代码：module crc(   c

20、lk, reset, x, crc_reg, crc_s);input clk;          input reset;        input x;             /串行输入数据output 15:0 crc_reg; /CRC编码输出output crc_s; 

21、0; /CRC同步信号，标志着一帧编码的结束reg 15:0 crc_reg;reg crc_s;reg 3:0 cnt;wire 15:0 crc_enc;always (posedge clk) begin       if(!reset) begin              crc_reg <= 0;        

22、;      cnt <= 0;       end       else begin          crc_reg <= crc_enc;              cnt <= cnt +1;&

23、#160;             if(cnt = 0)              crc_s <= 0;              else      

24、;        crc_s <= 1;       endendassign crc_enc0 = crc_reg15x;assign crc_enc1 = crc_reg0;assign crc_enc2 = crc_reg1crc_reg15x;assign crc_enc14:3 = crc_reg13:2;assign crc_enc15 = crc_reg14crc_reg15x;endmodule输入的数据产生代码：module source(&

25、#160;  clk,reset,sig_s );input clk,reset;output sig_s;reg sig_s;reg1:0 count;reg3:0 addr;parameter COUNT=3'd2;always (posedge clk)beginif (reset)         begin           addr<=3'd0;  &

26、#160;                  count<=3'd0;                     endelse   begin    

27、60;      count<=count+1;           if(count=COUNT)                             

28、60; begin                    addr<=addr+1;                           

29、60;       end                            else addr<=addr;       end      

30、;         endalways(posedge clk)begincase(addr3:0)     4'b0000:sig_s<=1;          4'b0001:sig_s<=0;              4&#

31、39;b0010:sig_s<=1;              4'b0011:sig_s<=1;              4'b0100:sig_s<=0;            &

32、#160; 4'b0101:sig_s<=0;              4'b0110:sig_s<=1;              4'b0111:sig_s<=1;              4'b1000:sig_s<=1;              4'b1001:sig_s<=1;              4'b1010:sig_s<=0;