时序逻辑电路分析与设计

1、第六章第六章 时序逻辑电路分析与设计时序逻辑电路分析与设计6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念6.2 同步时序逻辑电路的分析同步时序逻辑电路的分析6.4 同步时序逻辑电路的设计同步时序逻辑电路的设计6.5 典型的时序逻辑集成电路典型的时序逻辑集成电路6.6 时序可编程逻辑器件时序可编程逻辑器件6.3 异步时序逻辑电路的分析异步时序逻辑电路的分析 6.5 常用的时序逻辑模块电路常用的时序逻辑模块电路 6.5.1 寄存器和移位寄存器寄存器和移位寄存器 6.5.2 计数器计数器6.5.1 寄存器和移位寄存器寄存器和移位寄存器一、一、寄存器寄存器 寄存器用于存储一组二进制数。 一个触发

2、器能存储一个触发器能存储1位二进制代码，存储位二进制代码，存储 n 位二进制代位二进制代码的寄存器需要用码的寄存器需要用 n 个触发器组成。寄存器实际上是若个触发器组成。寄存器实际上是若干触发器的集合。干触发器的集合。 工作原理：工作原理： 并行输入、并行输出方式并行输入、并行输出方式DQDQDQDQCPQ3Q2Q1Q0D3D2D1D0D触发器组成的触发器组成的4位寄存器位寄存器二、二、 移位寄存器移位寄存器 移位寄存器除了具有寄存器的功能外，还有移位移位寄存器除了具有寄存器的功能外，还有移位功能。即所存储的代码在时钟信号的作用下可实现左移功能。即所存储的代码在时钟信号的作用下可实现左移或右移

3、。主要用于数据的串或右移。主要用于数据的串-并行转换，数据运算（乘、并行转换，数据运算（乘、除等）。除等）。 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF3 FF0 FF1 FF2 (1) (1) 基本移位寄存器基本移位寄存器串行数据输入端串行数据输入端串行数据输出端串行数据输出端并行数据输出端并行数据输出端移位寄存器的状态转换表：移位寄存器的状态转换表：寄存器状态CP串行输入Q0Q1Q2Q3串行输出00000011100002111000300110041101115001011600010070000118000000 DSI CP 1

4、 1 0 1 1 2 4 3 5 6 8 7 0 0 0 0 0 DSI =11010000,从高位开始输入从高位开始输入 串串行行输输出出 并并行行输输出出DPO 经过经过4个个CP脉冲作用后，从脉冲作用后，从DS 端串行输入的数码就可以端串行输入的数码就可以从从Q0 Q1 Q2 Q3并行并行输出。输出。 串入串入并出并出 经过经过7个个CP脉冲作用后，从脉冲作用后，从DSI 端串行输入的数码就可以端串行输入的数码就可以从从DO 端串行输出。端串行输出。 串入串入串出串出 Q0 Q1 Q2 Q3(DSO) （2） 双向移位寄存器双向移位寄存器74HC/HCT194 逻辑电路图：逻辑电路图：

5、1S C1 FF0 S1 1 & 1R R 1 DSR 1 S0 1 1 1 & & & 1 DI0 & & & & 1 DI1 & & & & 1 DI2 & & & & 1 DI3 1 DSL 1 D0 D0 CP 1 1S C1 FF1 1R R 1 1 D1 D1 1S C1 FF2 1R R 1 1 D2 D2 1S C1 FF3 1R R 1 1 D3 D3 CR 1 1 Q0 1 Q1 1 Q2 1 Q3 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3D

6、SR S1 S0 DI0 DI1 DI2 DI3 DSLCR CP 74HC/HCT19474HCT194 的功能表的功能表 10 nQ11 nQ12 nQ13 nQCRnQ0nQ1nQ2nQ3nQ1nQ2nQ0nQ1nQ2nQ3nQ1nQ2nQ37D3D2D1D0DI3*DI2*DI1*DI0*HHH6H HLHH5LLLHH4HHHLH3LLHLH2LLH1LLLLLDI3DI2DI1DI0左左移移DSL右右移移DSRS0S1行行并行输入并行输入时时钟钟CP串行输串行输入入控制信控制信号号清清零零输输 出出输输 入入nQ0nQ1nQ2双向移位寄存器双向移位寄存器74194功能扩展功能扩展用

7、用2片扩展成的一个片扩展成的一个8位双向移位寄存器：位双向移位寄存器：DSR DSL Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7例：移位寄存器T4194和3-8译码器74138组成的时序电路如图所示，分析该电路功能：（1）列出该时序电路的状态转移图；（2）写出电路输出Z产生的序列。 CRCRD DSRSRD DSLSLIDID0 0 IDID1 1 IDID2 2 IDID3 3分析：当S0的启动脉冲来时：S1S0=11，寄存器置数，Q0Q1Q2Q3=ID0ID1ID2ID3=1110（Z=0），此时A2A1A0=110，所以Y6=0，DSL=1； 当S0的启动脉冲过后：S1S0=10，寄

8、存器左移，Q0Q1Q2Q3=Q1Q2Q3DSL 第1个CP脉冲上升沿：Q0Q1Q2Q3=1101（Z=1），Y5=0，DSL=0； 第2个CP脉冲上升沿：Q0Q1Q2Q3=1010（Z=0），Y2=0，DSL=0；第3个CP脉冲上升沿：Q0Q1Q2Q3=0100（Z=0），Y4=0，DSL=1；第4个CP脉冲上升沿：Q0Q1Q2Q3=1001（Z=1），Y1=0，DSL=1；第5个CP脉冲上升沿：Q0Q1Q2Q3=0011（Z=1），Y3=0，DSL=0；第6个CP脉冲上升沿：Q0Q1Q2Q3=0110（Z=0），Y6=0，DSL=1，回到第1个CP脉冲时的初态，构成一个循环；6.5.2 计数

9、器计数器 计数器的基本功能是记录某些输入信号的次数计数器的基本功能是记录某些输入信号的次数同步计数器同步计数器异步计数器异步计数器加计数器加计数器减计数器减计数器可逆计数器可逆计数器二进制计数器二进制计数器非二进制计数器非二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器加计数器加计数器减计数器减计数器可逆计数器可逆计数器二进制计数器二进制计数器非二进制计数器非二进制计数器 十进制计数器十进制计数器 任意进制计数器任意进制计数器用用JK触发器组成的四位二进制加计数器如图所示：触发器组成的四位二进制加计数器如图所示：1. 异步计数器异步计数器四位二进制加计数器状态转换表：四位二

10、进制加计数器状态转换表：状态转换表：状态转换表：CP 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15Q3 0 0 0 0 0 0 0 0 1 1 111111Q2 0 0 0 0 1 1 1 1 0 0 001011Q1 0 0 1 1 0 0 1 1 0 0 110111Q0 0 1 0 1 0 1 0 1 0 1 010101CPQ0Q1Q2Q3四位二进制加计数器时序图：四位二进制加计数器时序图：从时序图看出：从时序图看出：Q0的周期是的周期是CP的的2倍，倍，Q0叫叫2分频输出端。分频输出端。Q1的周期是的周期是CP的的4倍，倍，Q1叫叫4分频输出端。分频输出

11、端。Q2的周期是的周期是CP的的8倍，倍，Q2叫叫8分频输出端。分频输出端。Q3的周期是的周期是CP的的16倍，倍，Q3叫叫16分频输出端。分频输出端。由由JK触发器组成的二进制减计数器触发器组成的二进制减计数器：四位二进制加计数器状态转换表四位二进制加计数器状态转换表状态转换表：状态转换表：CP0123456789101112131415Q31111110100000000Q21111000011110000Q11100111011001100Q01010100010101010由由D触发器组成的减计数器：触发器组成的减计数器：DCPQQDCPQQDCPQQDCPQQQ0Q1Q2Q3CP借位

12、借位由由D触发器组成的加计数器：触发器组成的加计数器：DQ0QQDCPQQDCPQQDCPQQQ1Q2Q3CP进位进位 FF0 1D C1 T0=CE CE Q0 CP = FF1 1D C1 T1=Q0CE Q1 = FF2 1D C1 T2=Q1Q0CE Q2 = FF3 1D C1 T3=Q2Q1Q0CE Q3 = & & & Q0 Q1 Q2 Q3 1 1 CE=0保持不变保持不变CE=1计数计数 CEQQQQQQTCEQQQQTCEQQTCET01201230101200102. 同步计数器同步计数器 D0 & 1 & 1 & 1 F

13、F0 1 D C 1 R Q Q = & & & 1 F F1 1 D C 1 R Q Q = & & & 1 F F2 1 D C 1 R Q Q = & & & 1 F F3 1 D C 1 R Q Q = = 1 1 Q0 1 Q1 1 Q2 1 Q3 1 TC D1 1 D2 1 D3 1 & 1 1 1 1 1 C E T C EP P E C P C R 典型典型 集成计数器集成计数器74LVC1612选选1数据选择器数据选择器( (1 1) )原理原理图图(2)(2)时序图时序图 CR PE CP C

14、EP CET Q0 Q1 Q2 Q3 TC 计计数数 保保持持 异异步步清清零零 同同步步预预置置 D3 D0 D1 D2 TC=CETQ3Q2Q1Q074LVC161逻辑功能表逻辑功能表CR的作用？的作用？PECRPE的作用？的作用？例例1 试用试用74LVC161构成模构成模216的同步二进制计数器。的同步二进制计数器。 LD PE D0 D1 D2 D3 CEP CET CP TC IC0 CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 CE CLK RESET PE D0 D1 D2 D3 CEP CET CP TC IC1 CR Q0 Q1 Q2 Q3

15、D4 D5 D6 D7 Q4 Q5 Q6 Q7 PE D0 D1 D2 D3 CEP CET CP TC IC2 CR Q0 Q1 Q2 Q3 D8 D9 D10 D11 Q11 Q8 Q9 Q10 PE D0 D1 D2 D3 CEP CET CP TC IC3 CR Q0 Q1 Q2 Q3 D12 D13 D14 D15 Q15 Q12 Q13 Q14 例例2 用用74LVC161构成九进制加计数器。构成九进制加计数器。 解：九进制计数器应有解：九进制计数器应有9个状态，而个状态，而74 LVC 161在计数在计数过程中有过程中有16个状态。如果设法跳过多余的个状态。如果设法跳过多余的7个

16、状态，则可个状态，则可实现模实现模9计数器。计数器。(1) 反馈清零法反馈清零法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 & CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 1001 Q3Q2Q1Q0 (2) 反馈置数法反馈置数法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 Q3Q2Q1Q0

17、 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 1 1 1 （1 1）工作原理）工作原理 1D Q0 DSI CP 1D 1D 1D Q1 Q2 Q3 Q3 Q0 Q1 Q0 DSO FF0 FF1 FF2 FF3 置初态置初态Q3Q2Q1Q0=0001， 基本环形计数器基本环形计数器 0001 0010 0100 1000 Q3Q2Q1Q0 状态图状态图3. 3. 环形计数器环形计数器第一个第一个CP:Q3Q2Q1Q0=0010， 第二个第二个CP:Q3Q2Q1Q0=0100， 第三个第三个CP:Q3Q2Q1Q

18、0=1000， 第四个第四个CP:Q3Q2Q1Q0=0001， 第五个第五个CP:Q3Q2Q1Q0=0010， 1D Q0 CP 1D 1D 1D Q1 Q2 Q3 1D Q4 & a a、电路、电路 扭环形计数器扭环形计数器b b、状态表、状态表c c、状态图、状态图 00000 00001 000111 00111 10000 01111 11111 11000 11110 11100 Q4Q3Q2Q1Q0 置初态置初态Q3Q2Q1Q0=0001， 040QQY 011QQY 122QQY 233QQY 344QQY 045QQY 016QQY 127QQY 238QQY 349Q

19、QY 译码电路简单译码电路简单, ,且不会出现竞争冒险且不会出现竞争冒险4.其它计数器模块其它计数器模块u 使用方法同上面各计数器，有使用方法同上面各计数器，有反馈置数法、反馈置数法、反馈清零法反馈清零法u 注意：功能表中注意：功能表中CR和和PE是同步还是异步是同步还是异步，是是指该使能指该使能有效时是否与有效时是否与CP有关有关计数器应用实例计数器应用实例1-用用74161设计设计12进制计数器进制计数器方法一：反馈清零法，稳定状态00001011，1100作为CR控制信号方法二：反馈置数法，稳定状态00001011，1011作为PE控制信号CEPCETCPTCPECRD3 D2 D1 D

20、0Q3 Q2 Q1 Q074161111CPY&反馈清零法反馈清零法CEPCETCPTCCRPED3 D2 D1 D0Q3 Q2 Q1 Q0741610 0 0 0 1 1 CPY1&反馈置数法反馈置数法要求：设计可控进制的计数器，当输入控制变量要求：设计可控进制的计数器，当输入控制变量M=0M=0时工作时工作在在5 5进制，进制，M=1M=1时工作在时工作在1515进制。进制。计数器应用实例计数器应用实例2-用用74161设计设计5/15进制计数器进制计数器可控进制计数器：方案一：初值相同、终值不同方案一：初值相同、终值不同实现不同进制方案二：初值不同、终值相同方案二：初值不

21、同、终值相同实现不同进制可控进制计数器5/15：方案一：初值相同、终值不同方案一：初值相同、终值不同实现不同进制M=0时为5进制计数器，M=1时为15进制计数器CEPCETCPTCCRPED3 D2 D1 D0Q3 Q2 Q1 Q0741610 0 0 0 1 1 CPY1反馈置数法反馈置数法&1M1&11CEPCETCPTCPECRD3 D2 D1 D0Q3 Q2 Q1 Q074161111CPY反馈清零法反馈清零法M可控进制计数器5/15：方案二：初值不同、终值相同方案二：初值不同、终值相同实现不同进制M=0时为5进制计数器，M=1时为15进制计数器CEPCETCPTCCR

22、PED3 D2 D1 D0Q3 Q2 Q1 Q0741610 0 1 1 CP1&M1假设终值Q3Q2Q1Q0=1110，初值D3D2D1D0=0000为15进制，初值D3D2D1D0=1010为5进制，即D2D0接0，D3D1接M小小 结结寄存器原理，双向移位寄存器寄存器原理，双向移位寄存器74194应用应用计数器原理，集成计数器计数器原理，集成计数器74161应用：应用：任意进制计数器的构成方法：复位法、置数法。任意进制计数器的构成方法：复位法、置数法。综合应用综合应用课后习题课后习题 第五版教材（第五版教材（P325） 6.2.5 6.1.4 6.5.1 6.5.11 6.7 时

23、序可编程通用阵列逻辑器件时序可编程通用阵列逻辑器件( (GAL)(选学选学)2、输出结构类型太多，给设计和使用带来不便。、输出结构类型太多，给设计和使用带来不便。2、输出端设置了可编程的输出逻辑宏单元（、输出端设置了可编程的输出逻辑宏单元（OLMC）通过）通过编程可将编程可将OLMC设置成不同的工作状态，即一片设置成不同的工作状态，即一片GAL便可实便可实现现PAL 的的5种输出工作模式。器件的通用性强；种输出工作模式。器件的通用性强； GAL的优点：的优点：1、由于采用的是双极型熔丝工艺，一旦编程后不能修改；、由于采用的是双极型熔丝工艺，一旦编程后不能修改； PAL的不足：的不足：1、采用电

24、可擦除的、采用电可擦除的E2CMOS工艺可以多次编程；工艺可以多次编程；3、GAL工作速度快，功耗小工作速度快，功耗小6.7.1 时序可编程逻辑器件中的宏单元时序可编程逻辑器件中的宏单元 D Q Q 输输出出 C OE CLK 输输入入 1. 通用阵列逻辑（通用阵列逻辑（GAL）在在PLA和和PAL基础上发展起来的增强型器件基础上发展起来的增强型器件.电路设计者可根据电路设计者可根据需要编程，对宏单元的内部电路进行不同模式的组合，从而使输需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。出功能具有一定的灵活性和通用性。6.7.2 时序可编程逻辑器件的主要类

25、型时序可编程逻辑器件的主要类型2. 复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD）集成了多个逻辑单元块，每个逻辑块就相当于一个集成了多个逻辑单元块，每个逻辑块就相当于一个GAL器件。器件。这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现这些逻辑块可以通过共享可编程开关阵列组成的互连资源，实现它们之间的信息交换，也可以与周围的它们之间的信息交换，也可以与周围的I/O模块相连，实现与芯片模块相连，实现与芯片外部交换信息。外部交换信息。3. 现场可编程门阵列（现场可编程门阵列（FPGA）芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵芯片内部主要由许多不同功能的可编程逻辑模块组成，靠

26、纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。它更适合于实现多级逻辑功能，并且具有更高的集成辑电路。它更适合于实现多级逻辑功能，并且具有更高的集成密度和应用灵活性在软件上，亦有相应的操作系统配套。这样密度和应用灵活性在软件上，亦有相应的操作系统配套。这样，可使整个数字系统（包括软、硬件系统）都在单个芯片上运，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，即所谓的行，即所谓的SOC技术。技术。可编程与阵列可编程与阵列（32X64位）位）2、GAL举例举例GAL16V8的电路结构图的电路结构图8个个输输入入缓缓冲冲器

27、器298个反馈个反馈/输入输入缓冲器缓冲器8个三态个三态输出缓冲输出缓冲器器12198个输出逻辑宏单个输出逻辑宏单元元OLMC输出使能缓输出使能缓冲器冲器 GAL的电路结构与的电路结构与PAL类似，由可编程的与逻辑阵列、类似，由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路组成，但固定的或逻辑阵列和输出电路组成，但GAL的输出端增设了的输出端增设了可编程的的输出逻辑宏单元（可编程的的输出逻辑宏单元（OLMC）。通过编程可将）。通过编程可将OLMC设置为不同的工作状态，可实现设置为不同的工作状态，可实现PAL的所有输出结构，的所有输出结构，产生组合、时序逻辑电路输出。产生组合、时序逻辑电路输出。数据选择器数据选择器乘积项数据选乘积项数据选择器择器(2(2选选1)1)输出数据选择输出数据选择器器(2(2选选1)1)三态数据选择器三态数据选择器(4(4选选1)1)反馈数据选择反馈数据选择器器(4(4选选1)1)4 4个数据选择器：用不同的控制字实现不同的输出电路结构形式个数据选择器：用不同的控制字实现不同的输出电路结构形式乘积项数据选择器：乘积项数据选择器：根据根据AC0和和AC1(n)决定与逻辑阵列的第一乘决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在积项是否作为或门的一个输入端。只有在G1的输出为的输出为1时，第一时，第一乘积项是或门的一个输入端。乘积项是