DSP Builder设计初步ppt课件

1、9.1 Matlab/DSP Builder9.1 Matlab/DSP Builder及其设计流程及其设计流程 图图9-1 9-1 基于基于MatlabMatlab、DSP BuilderDSP Builder、QuartusIIQuartusII等工具等工具 Simulink模 型 仿 真综 合(Quartus II,LeonardoSpectrum,Synplify)ATOM Netlist产 生Quartus IIHDL仿 真(ModelSim)综 合(Quartus II,LeonardoSpectrum,Synplify)Quartus II生 成 编 程 文 件(.pof,.so

2、f)下 载 至 硬 件自自 动动 流流 程程手手 动动 流流 程程mdl转 成vhdlMatlabSimulink建 立 模 型9.1 Matlab/DSP Builder9.1 Matlab/DSP Builder及其设计流程及其设计流程 自动流程：自动流程：1、MATLAB/Simulink建模；建模；2、系统仿真；、系统仿真；3、DSP Builder完成完成VHDL转换、综合、适配、下载转换、综合、适配、下载;4、嵌入式逻辑分析仪实时测试。、嵌入式逻辑分析仪实时测试。手动流程：手动流程：1、MATLAB/Simulink建模；建模；2、系统仿真；、系统仿真；3、DSP Builder完

3、成完成VHDL转换、综合、适配；转换、综合、适配；4、Modelsim对对TestBench功能仿真；功能仿真；5、QuartusII直接完成适配进展优化设置；直接完成适配进展优化设置；6、QuartusII完成时序仿真；完成时序仿真；7、引脚锁定；、引脚锁定；8、下载、下载/配置与嵌入式逻辑分析仪等实时测试；配置与嵌入式逻辑分析仪等实时测试；9、对配置器件编程，设计完成。、对配置器件编程，设计完成。9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-2 正弦波发生模块原理图正弦波发生模块原理图 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 9.2.1 建立设计模型 1、翻开

4、、翻开Matlab环境环境 图图9-2 正弦波发生模块原理图正弦波发生模块原理图 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 9.2.1 建立设计模型 2、建立任务库、建立任务库 cd e:/mkdir /myprj/sinwavecd /myprj/sinwave 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 3、了解、了解simulink库管理器库管理器 图图9-2 正弦波发生模块原理图正弦波发生模块原理图 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 3、了解、了解simulink库管理器库管理器 图图9-5 simulink库库管理器管理器9.2 9.2 正弦

5、信号发生器设计正弦信号发生器设计 4. simulink的模型文件的模型文件 图图9-6 建立新模型建立新模型9.2 9.2 正弦信号发生器设计正弦信号发生器设计 5、放置、放置SignalCompilder 6、放置、放置Increment Decrement 7. 设置设置IncCount 总线类型总线类型Bus Type；输出位宽输出位宽Number of bits；增减方向增减方向Direction；开场值开场值Starting Value；能否运用控制输入能否运用控制输入Use Control Inputs时钟相位选择时钟相位选择Clock Phase Selection9.2 9.

6、2 正弦信号发生器设计正弦信号发生器设计 图图9-7 放置放置SignalCompiler 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-8 递增递减模块改名为递增递减模块改名为IncCount 7. 设置设置IncCount 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-9 设置递增递减模块设置递增递减模块 7. 设置设置IncCount 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-10 LUT模块模块 7. 设置设置IncCount 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 8、放置正弦查找表、放置正弦查找表SinLUT 127

7、*sin0:2*pi/26:2*pi) 9-1127*sin0:2*pi/28:2*pi) 9-2511*sin0:2*pi/26:2*pi) + 512 9-39.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-11 设置设置SinLUT 8、放置正弦查找表、放置正弦查找表SinLUT 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-12 Delay模块及其参数设置窗模块及其参数设置窗 9、放置、放置Delay模块模块 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-13 设置设置SinCtrl 10、放置端口、放置端口SinCtrl 9.2 9.2 正

8、弦信号发生器设计正弦信号发生器设计 图图9-13 设置设置SinCtrl 10、放置端口、放置端口SinCtrl 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-14 设置乘法单元设置乘法单元 11、放置、放置Product模块模块 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-15 设置设置SinOut 12. 放置输出端口放置输出端口SinOut 13. 设计文件存盘设计文件存盘 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-16 Step模块模块 9.2.2 Simulink9.2.2 Simulink模型仿真模型仿真 1、参与仿真步进模块、

9、参与仿真步进模块 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-17 Scope模型模型 9.2.2 Simulink9.2.2 Simulink模型仿真模型仿真 2、添加波形察看模块、添加波形察看模块 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-18 Scope初始显示初始显示 2、添加波形察看模块、添加波形察看模块 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-19 设置设置Scope参数参数 3、Scope参数设置参数设置 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-20 sinout全图全图 3、Scope参数设置参数

10、设置 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-21 设置设置Step 4、设置仿真鼓励、设置仿真鼓励 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-22 simulink仿真仿真Start 4、设置仿真鼓励、设置仿真鼓励 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-23 simulink仿真设置仿真设置 5、启动仿真、启动仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-24 有符号输出波形系统级仿真有符号输出波形系统级仿真 5、启动仿真、启动仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-25 无符

11、号输出波形系统级仿真无符号输出波形系统级仿真 5、启动仿真、启动仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-26 无符号整数无符号整数Signed Integer输出电路输出电路 6、设计成无符号数据输出、设计成无符号数据输出 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-27 SinOut1模块设置模块设置 7、各模块功能阐明、各模块功能阐明 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-28 ExtractBit模块设置模块设置 7、各模块功能阐明、各模块功能阐明 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-29 B

12、usConversion模块设置模块设置 7、各模块功能阐明、各模块功能阐明 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-30 BusConcatenation模块设置模块设置 7、各模块功能阐明、各模块功能阐明 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-31 SinOut1模块设置模块设置 7、各模块功能阐明、各模块功能阐明 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-32 NOT模块设置模块设置 7、各模块功能阐明、各模块功能阐明 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-33 双击双击SignalCompiler

13、 9.2.3 SignalCompiler9.2.3 SignalCompiler运用方法运用方法 1、分析当前的模型、分析当前的模型 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-34 翻开翻开SignalCompiler窗口窗口 2、设置、设置Signal Compiler 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-35 sinout工程工程处置信息处置信息 3、把模型文件、把模型文件MDL转换成转换成VHDL4、综合、综合Synthesis 5、QuartusII适适配配 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-36 预备执行预备

14、执行tcl文件文件 9.2.4 9.2.4 运用运用ModelSimModelSim进展进展RTLRTL级仿真级仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-37 ModelSim仿真仿真结果结果 9.2.4 9.2.4 运用运用ModelSimModelSim进展进展RTLRTL级仿真级仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-38 ModelSim的信号设置的信号设置 9.2.4 9.2.4 运用运用ModelSimModelSim进展进展RTLRTL级仿真级仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-39 设为设为A

15、nalog 9.2.4 9.2.4 运用运用ModelSimModelSim进展进展RTLRTL级仿真级仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-40 sinout工程的工程的ModelSim仿真波形仿真波形RTL级仿真级仿真 9.2.4 9.2.4 运用运用ModelSimModelSim进展进展RTLRTL级仿真级仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-41 翻开翻开QuartusII工程进展编译和时序仿真工程进展编译和时序仿真 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.2 9.2 正

16、弦信号发生器设计正弦信号发生器设计 图图9-42 QuartusII工程工程VHDL程序实体程序实体 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-43 翻开翻开QuartusII工程的工程的vec仿真鼓励文件仿真鼓励文件 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-44设置仿真文件途径设置仿真文件途径 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现

17、时序仿真 9.2 9.2 正弦信号发生器设计正弦信号发生器设计 图图9-45 sinout工程的工程的QuartusII仿真波形门级时序仿真仿真波形门级时序仿真 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.2.69.2.6硬件测试与硬件实现硬件测试与硬件实现 9.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-46 预备建立预备建立subsystem 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.3 DSP Builder9.3 DSP Builder层次化设

18、计层次化设计 图图9-47 建立建立subsystem后后 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-48 subsin/subsystem子系统图子系统图 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-49 修正子系统名修正子系统名 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9

19、.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-50 修正修正SubSystem的端口的端口 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-51 顶层图的改动顶层图的改动 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-52 含含subsystem的的subsint模型模型 9.2.59.2.

20、5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-53 Scope1波形图波形图 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-54 Scope波形图波形图 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-55 SubSy

21、stem设置设置 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.3 DSP Builder9.3 DSP Builder层次化设计层次化设计 图图9-56 编辑编辑singen的的“Mask type 9.2.59.2.5运用运用QuartusIIQuartusII实现时序仿真实现时序仿真 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 图图9-57 DDS系统系统 9.4.1 DDS9.4.1 DDS模块设计模块设计 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDD

22、S设计设计 图图9-58 DDS子系统子系统SubDDS 9.4.1 DDS9.4.1 DDS模块设计模块设计 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 9.4.1 DDS9.4.1 DDS模块设计模块设计 Freqword模块：模块：Altbus库：库：Altera DSP Builder中中IO & Bus库库参数参数“Bus Type设为设为“signed Integer参数参数“Node Type设为设为“Input port参数参数“number of bits设为设为“32 Phaseword模块：模块：Altbus库：库

23、：Altera DSP Builder中中IO & Bus库库参数参数“Bus Type设为设为“signed Integer参数参数“Node Type设为设为“Input port参数参数“number of bits设为设为“32 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 9.4.1 DDS9.4.1 DDS模块设计模块设计 Amp模块：模块：Altbus库：库：Altera DSP Builder中中IO & Bus库库参数参数“Bus Type设为设为“signed Integer参数参数“Node Type设为设为

24、“Input port参数参数“number of bits设为设为“10 DDSout模块：模块：Altbus库：库：Altera DSP Builder中中IO & Bus库库 参数参数“Bus Type设为设为“signed Integer参数参数“Node Type设为设为“Output port参数参数“number of bits设为设为“10 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 9.4.1 DDS9.4.1 DDS模块设计模块设计 Parallel Adder Subtractor模块：模块：Parallel Ad

25、der Subtractor库：库：Altera DSP Builder中中Arithmetic库库参数参数“Number of Inputs设为设为“2“Add(+)Sub(-)设为设为“+选择选择“Pipeline参数参数“Clock Phase SelectionDelay模块：模块：Delay库：库：Altera DSP Builder中中Storage库库参数参数“Depth设为设为“1参数参数“Clock Phase Selection设为设为“1 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 9.4.1 DDS9.4.1 DDS模块

26、设计模块设计 Phaseword1模块：模块：Altbus库：库：Altera DSP Builder中中IO & Bus库库参数参数“Bus Type设为设为“signed Integer参数参数“Node Type设为设为“Internal Node参数参数“number of bits设为设为“32 Parallel Adder Subtractor1模块：模块：Parallel Adder Subtractor库：库：Altera DSP Builder中中Arithmetic库库参数参数“Number of Inputs设为设为“2“Add(+)Sub(-)设为设为“+选择选

27、择“Pipeline参数参数“Clock Phase Selection 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 9.4.1 DDS9.4.1 DDS模块设计模块设计 BusConversion2模块：模块：BusConversion库：库：Altera DSP Builder中中IO & Bus库库参数参数“Input Bus Type设为设为“signed Integer参数参数“Input number of bits.设为设为32参数参数“Output Bus Type设为设为“Signed Integer参数参数“Outp

28、ut number of bits.设为设为“10参数参数“Input Bit Connected to Output MSB设为设为“31参数参数“Input Bit Connected to Output LSB设为设为“22运用运用“Round Product模块：模块：Product库：库：Altera DSP Builder中中Arithemtic库库参数参数“Pipeline设为设为“2参数参数“Clock Phase Selection设为设为“1不选择不选择“Use LPM 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 9.4.1

29、 DDS9.4.1 DDS模块设计模块设计 BusConversion3模块：模块：BusConversion库：库：Altera DSP Builder中中IO & Bus库库参数参数“Input Bus Type设为设为“signed Integer参数参数“Input number of bits.设为设为“20参数参数“Output Bus Type设为设为“Signed Integer参数参数“Output number of bits.设为设为“10参数参数“Input Bit Connected to Output MSB设为设为“18参数参数“Input Bit Con

30、nected to Output LSB设为设为“9运用运用“Round运用运用“Saturate 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 图图9-59 DDS系统输出波形系统输出波形 9.4.1 DDS9.4.1 DDS模块设计模块设计 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 图图9-60 DDS系统输出波形系统输出波形 9.4.1 DDS9.4.1 DDS模块设计模块设计 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 图图9-61 FS

31、K调制模型调制模型 9.4.2 FSK9.4.2 FSK调制器设计调制器设计 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 图图9-62 FSK调制的调制的Sinulink仿真结果仿真结果 9.4.2 FSK9.4.2 FSK调制器设计调制器设计 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 图图9-63 正交信号发生器正交信号发生器MDL模型模型 9.4.3 9.4.3 正交信号发生器设计正交信号发生器设计 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设

32、计 图图9-64 数字移置信号发生器数字移置信号发生器MDL模型模型 9.4.4 9.4.4 数控移置信号发生器设计数控移置信号发生器设计 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 图图9-65 数字移置信号发生器输出波形数字移置信号发生器输出波形 9.4.4 9.4.4 数控移置信号发生器设计数控移置信号发生器设计 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 图图9-66 AM发生器模型发生器模型 9.4.5 9.4.5 幅度调制信号发生器设计幅度调制信号发生器设计 )1 (drFmamFF

33、9-4 9.4 9.4 基于基于DSP BuilderDSP Builder的的DDSDDS设计设计 图图9-67 AM模型仿真波形模型仿真波形 9.4.5 9.4.5 幅度调制信号发生器设计幅度调制信号发生器设计 9.5 9.5 数字编码与译码器设计数字编码与译码器设计 图图9-68 线性反响移位存放器的构成线性反响移位存放器的构成 9.5.1 9.5.1 伪随机序列伪随机序列 z-1z-1z-1z-1C1+C2+z-1+Cn-2Cn-1Cn=1输出niiixCxF0)(9-5 125 xx9-6 9.5 9.5 数字编码与译码器设计数字编码与译码器设计 图图9-69 m序列发生器模型序列发

34、生器模型 9.5.1 9.5.1 伪随机序列伪随机序列 9.5 9.5 数字编码与译码器设计数字编码与译码器设计 图图9-70 修正后的修正后的m序列发生器模型序列发生器模型 9.5.1 9.5.1 伪随机序列伪随机序列 9.5 9.5 数字编码与译码器设计数字编码与译码器设计 图图9-71 m序列发生器序列发生器Simulink仿真结果仿真结果 9.5.1 9.5.1 伪随机序列伪随机序列 9.5 9.5 数字编码与译码器设计数字编码与译码器设计 9.5.2 9.5.2 帧同步检出帧同步检出 , 0, 1, 0,)(1nxxjRjnijxinjnjj00 9-7 9.5 9.5 数字编码与译

35、码器设计数字编码与译码器设计 图图9-72 帧同步检出模型帧同步检出模型 9.5.2 9.5.2 帧同步检出帧同步检出 9.5 9.5 数字编码与译码器设计数字编码与译码器设计 图图9-73 bxp1m子系统子系统 9.5.2 9.5.2 帧同步检出帧同步检出 9.5 9.5 数字编码与译码器设计数字编码与译码器设计 图图9-74 bxn1m子系统子系统 9.5.2 9.5.2 帧同步检出帧同步检出 9.5 9.5 数字编码与译码器设计数字编码与译码器设计 图图9-75 帧同步的巴克码检测仿真结果帧同步的巴克码检测仿真结果 9.5.2 9.5.2 帧同步检出帧同步检出 9.6 9.6 硬件环硬

36、件环HILHIL仿真设计仿真设计 图图9-76 插入插入HIL的的Simulink模型硬件仿真阐明图模型硬件仿真阐明图 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 1首先完成一个首先完成一个Simulink模型设计模型设计 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-77 扫频滤波信号发生器扫频滤波信号发生器Simulink模型图，文件名模型图，文件名freqsweep.mdl 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 1首先完成一个首先完成一个Simulink模型设计模型设计 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-78

37、扫频滤波信号发生器算法软件仿真波形扫频滤波信号发生器算法软件仿真波形 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 1首先完成一个首先完成一个Simulink模型设计模型设计 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-79 SignalCompiler对扫频滤波信号发生器进展转换、综合和适配对扫频滤波信号发生器进展转换、综合和适配 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 2经过经过DSP Builder转化成转化成QuartusII的工程的工程 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-80 消去原设计，参与消去原设计，参与

38、HIL模块模块 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 3用用HIL模块取代设计模型的一切电路模块取代设计模型的一切电路 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-81 向向Simulink图中拖入图中拖入HIL模块模块 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 3用用HIL模块取代设计模型的一切电路模块取代设计模型的一切电路 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-82 HIL模块工程加载与参数设置窗模块工程加载与参数设置窗 4HIL模块参数设置模块参数设置 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计

39、图图9-83 HIL模块编译与编程窗模块编译与编程窗 4HIL模块参数设置模块参数设置 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-84 参与了参与了HIL模块的扫频滤波电路模型模块的扫频滤波电路模型 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 5进展进展HIL硬件仿真硬件仿真 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-84 参与了参与了HIL模块的扫频滤波电路模型模块的扫频滤波电路模型 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 5进展进展HIL硬件仿真硬件仿真 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9

40、-86 利用公用编程模块向利用公用编程模块向FPGA下载下载 5进展进展HIL硬件仿真硬件仿真 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-87 参与了参与了HIL模块的模块的FSK模型模型 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-88 参与了参与了HIL模块的模块的FSK模型中方波信号参数设置窗口模型中方波信号参数设置窗口 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-89 参与了参与了HIL模块的模块

41、的FSK模型中仿真参数设置窗口模型中仿真参数设置窗口 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 9.6 9.6 硬件环硬件环HILHIL仿真设计仿真设计 图图9-90参与了参与了HIL模块的模块的FSK模型仿真波形图模型仿真波形图 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 图图9-91 9-91 由形状机模块和双口由形状机模块和双口RAMRAM构成的构成的FIFOFIFO存储器电路存储器电路fifo_control.mdl fifo_control.mdl 9.7.1

42、FIFO9.7.1 FIFO控制形状机设计例如控制形状机设计例如 9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 图图9-92 加减计数器模块加减计数器模块Up_Down_Counter内部电路内部电路 9.7.1 FIFO9.7.1 FIFO控制形状机设计例如控制形状机设计例如 9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 图图9-93 形状机转换表图形状机转换表图 9.7.1 FIFO9.7.1 FIFO控制形状机设计例如控制形状机设计例如 9.7 DSP Builder9.7 DSP Builder的形状机设计

43、的形状机设计 图图9-94 库中默许形状机表模块库中默许形状机表模块 9.7.1 FIFO9.7.1 FIFO控制形状机设计例如控制形状机设计例如 9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 表表9-1 FIFO控制器形状转换表控制器形状转换表 9.7.1 FIFO9.7.1 FIFO控制形状机设计例如控制形状机设计例如 当前状态当前状态条件条件次态次态empty(push =1) & (count_in!=250)push_not_fullempty(push =0) & (pop=0)idlefull(push =0) &

44、(pop=0)idlefull(pop=1)pop_not_emptyidle(pop =1) & (count_in = 0)emptyidlepush =1push_not_fullidle(pop =1) & (count_in! = 0)pop_not_emptyidle(push =1) & (count_in=250)fullpop_not_empty(push =0) & (pop=0)idlepop_not_empty(pop =1) & (count_in = 0)emptypop_not_empty(push =1) & (c

45、ount_in!=250)push_not_fullpop_not_empty(pop =1) & (count_in! = 0)pop_not_emptypop_not_empty(push =1) & (count_in=250)fullpush_not_full(push =0) & (pop=0)idlepush_not_full(push =1) & (count_in=0)emptypush_not_full(push =1) & (count_in!=250)push_not_fullpush_not_full(push =1) &

46、 (count_in=250)fullpush_not_full(pop =1) & (count_in! = 0)pop_not_empty9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 图图9-95 形状机模块图形状机模块图 9.7.2 9.7.2 形状机设计流程形状机设计流程 9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 图图9-96 形状机表的形状机表的“Inputs页页 9.7.2 9.7.2 形状机设计流程形状机设计流程 9.7 DSP Builder9.7 DSP Builder的形状机设计的形

47、状机设计 图图9-97 形状机表的形状机表的“States页页 9.7.2 9.7.2 形状机设计流程形状机设计流程 9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 表表9-2 定义条件描画的条件操作符的优先级别定义条件描画的条件操作符的优先级别 9.7.2 9.7.2 形状机设计流程形状机设计流程 比较操作符比较操作符说明说明优先级优先级示例示例- unary)负负1-1()括号括号1(1)=数值相等数值相等2in1=5!=不等于不等于2in1!=5大于大于2in1in2=大于等于大于等于2in1=in2小于小于2in1in2=小于等于小于等于2in1=

48、4) 或或2(in1=in2) (in1=in2)9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 表表9-3 顺序计算判别例如顺序计算判别例如 9.7.2 9.7.2 形状机设计流程形状机设计流程 当前状当前状条件条件次态次态Idle(pop =1) & (count_in = 0)emptyIdlepush =1push-_not_fullIdle(pop =1) & (count_in! = 0)pop_not_emptyIdle(push =1) & (count_in=250)full9.7 DSP Builder9.7 D

49、SP Builder的形状机设计的形状机设计 9.7.2 9.7.2 形状机设计流程形状机设计流程 【例【例9-1】 IF (pop_sig=1) AND (conut_in_sig=0) THEN next_state = empty_st；ELSIF (push_sig=1) THEN next_state = push_not_full_st ;ELSIF (pop_sig=1) AND (conut_in_sig / =0) THEN next_state = pop_not_empty_st ;ELSIF (push_sig=1) AND (conut_in_sig =250) TH

50、EN next_state = full_st ;ELSE next_state = idle_st ;END IF ;9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 表表9-4 表表9-3的改动的改动 9.7.2 9.7.2 形状机设计流程形状机设计流程 当前状当前状条件条件次态次态Idle(pop =1) & (count_in = 0)emptyIdle(push =1) & (count_in=250)fullIdle(pop =1) & (count_in! = 0)pop_not_emptyIdlepush =1push

51、-_not_full9.7 DSP Builder9.7 DSP Builder的形状机设计的形状机设计 9.7.2 9.7.2 形状机设计流程形状机设计流程 【例【例9-2】IF (pop_sig=1) AND (conut_in_sig=0) THEN next_state = empty_st ;ELSIF (pop_sig=1) AND (conut_in_sig / =0) THENnext_state = pop_not_empty_st ;ELSIF (push_sig=1) AND (conut_in_sig =250) THEN next_state = full_st ;ELSIF (push_sig=1) THEN next_state = pu