授课教案 3_6.

1、 单字指令单字指令仅用一个指令字，仅用一个指令字，第一个指令字第一个指令字分为三个部分。分为三个部分。 最高最高 8 8 位是操作码。从这个意义上讲位是操作码。从这个意义上讲, , 教学机的基本指教学机的基本指令是固定长度的操作码结构令是固定长度的操作码结构, , 最多支持最多支持 256 256 条基本指令。条基本指令。 最低的最低的 8 8 位有多种用法位有多种用法：给出：给出 1 或或 2 个寄存器的编号，个寄存器的编号，或入或入/出端口的地址，或用于给出相对转移指令的偏移量。出端口的地址，或用于给出相对转移指令的偏移量。 双字指令双字指令要用两个指令字要用两个指令字, 第二个指令字的内

2、容第二个指令字的内容可能是立可能是立即数、一个直接地址或一个变址位移量。即数、一个直接地址或一个变址位移量。 操操 作作 码码 目的寄存器目的寄存器源寄存器源寄存器 I/O 端端 口口 地地 址址 相对转移指令的偏移量相对转移指令的偏移量 直接数直接数 / 内存地址内存地址 / 指令中变址偏移量指令中变址偏移量 8位位 4位位 4位位 TEC-2000 16位机基本指令系统位机基本指令系统指令格式指令格式 汇编语句汇编语句 操作数个数操作数个数 CZVS 指令分组指令分组 功能说明功能说明00000000 DRSR ADD DR，SR 2 * A DRDR+SR00000001 DRSR SU

3、B DR，SR 2 * A DRDR-SR00000010 DRSR AND DR，SR 2 * A DRDR and SR 00000011 DRSR CMP DR，SR 2 * A DR-SR00000100 DRSR XOR DR，SR 2 * A DRDR xor SR 00000101 DRSR TEST DR，SR 2 * * A DR and SR 00000110 DRSR OR DR，SR 2 * A DRDR or SR 00000111 DRSR MVRR DR, SR 2 A DRSR00001000 DR0000 DEC DR 1 * A DRDR-100001001

4、 DR0000 INC DR 1 * A DRDR+100001010 DR0000 SHL DR 1 * A DR,CDR*2 00001011 DR0000 SHR DR 1 * A DR,CDR /201000001 OFFSET JR ADR 1 A 无条件跳转无条件跳转 01000100 OFFSET JRC ADR 1 A C=1 时跳转时跳转01000101 OFFSET JRNC ADR 1 A C=0 时跳转时跳转01000110 OFFSET JRZ ADR 1 A Z=1 时跳转时跳转01000111 OFFSET JRNZ ADR 1 A Z=0 时跳转时跳转TEC-2

5、000 16位机基本指令系统位机基本指令系统指令格式指令格式 汇编语句汇编语句 操作数个数操作数个数 CZVS 指令分组指令分组 功能说明功能说明10000000 0000000 JMPA ADR 1 B 无条件跳到无条件跳到ADR ADR（16位）位）10000001 DRSR LDRR DR，SR 2 B DRSR10000010 I/O PORT IN I/O PORT 1 B R0I/O PORT 10000011 DRSR STRR DR，SR 2 B DRSR 10000100 00000000 PSHF 0 B FLAG 入栈入栈10000101 0000SR PUSH SR 1

6、 B SR 入栈入栈10000110 I/O PORT OUT I/O PORT 1 B I/O PORTR0 10000111 DR POP DR 1 B 出栈到出栈到 DR00001000 DR0000 MVRD DR, DATA 2 B DRDATA DATA（16位）位）10001100 00000000 POPF 1 * * B FLAG出栈出栈10001111 00000000 RET 1 B 子程序返回子程序返回11001110 00000000 CALA ADR 1 D 调用子程序调用子程序 ADR（16位）位）指令执行步骤概述指令执行步骤概述 划分与设计指令执行步骤，是控制器

7、部件重要的教学内容，划分与设计指令执行步骤，是控制器部件重要的教学内容，这一设计要依据指令的格式和功能、控制器部件的组成、被控这一设计要依据指令的格式和功能、控制器部件的组成、被控制对象运行方式以及它们彼此之间的连接关系等多个方面的实制对象运行方式以及它们彼此之间的连接关系等多个方面的实际情况共同决定，就是说，它解决的是信息随着时间在这些部际情况共同决定，就是说，它解决的是信息随着时间在这些部件之间的流动关系，与指令系统、计算机整机和它的各个部件件之间的流动关系，与指令系统、计算机整机和它的各个部件都有关系，因此也就比较难以全面理解与掌握。都有关系，因此也就比较难以全面理解与掌握。 下面分成两

8、个步骤，从下面分成两个步骤，从3个角度来介绍上述内容。个角度来介绍上述内容。 1. 准备性知识：指令执行步骤简介；教学计算机组成框图。准备性知识：指令执行步骤简介；教学计算机组成框图。 2. 典型指令执行步骤介绍：典型指令执行步骤介绍： （1）指令执行步骤简单的文字描述；）指令执行步骤简单的文字描述； （2）指令执行步骤与信息流动的时间空间对应关系；）指令执行步骤与信息流动的时间空间对应关系； （3）教学计算机的典型指令执行步骤，和每一步骤中对）教学计算机的典型指令执行步骤，和每一步骤中对各个部件的控制作用。各个部件的控制作用。每条指令的执行步骤每条指令的执行步骤读取指令读取指令指令地址指令地

9、址 (在程序计数器在程序计数器PC中中) 送入主存地址寄存器送入主存地址寄存器读主存，读出内容送入指令寄存器读主存，读出内容送入指令寄存器 IR分析指令分析指令按指令规定内容执行指令按指令规定内容执行指令 不同指令的操作步骤数，不同指令的操作步骤数， 和具体操作内容差异很大和具体操作内容差异很大, 检查有无中断请求检查有无中断请求若有，则响应中断并转中断处理若有，则响应中断并转中断处理若无，则转入下一条指令的执行过程若无，则转入下一条指令的执行过程形成下一条指令地址形成下一条指令地址R_R类型指令类型指令读写内存类型指令读写内存类型指令输入输出类型指令输入输出类型指令其他类型指令其他类型指令

10、可能执行可能执行 一次或多次一次或多次 可以复合可以复合 是一次读是一次读内存操作内存操作公共操作公共操作公共操作公共操作是每一条指令的特定操作是每一条指令的特定操作TEC-2000 教学机系统的组成教学机系统的组成计算机计算机终端终端PC机机微程序微程序/硬连线硬连线控制器控制器运算器运算器(16 位位)主存储器主存储器（16位）位）按键按键 室开关室开关 指示灯指示灯串行接口串行接口中断实验中断实验 接口实验接口实验内存扩展实验内存扩展实验电电 源源+5V（1）指令执行步骤与信息流动图示部分）指令执行步骤与信息流动图示部分典型指令的执行过程举例：典型指令的执行过程举例：2000 0001

11、ADD r0, r1 ; 加法指令加法指令2001 0790 MOV r9, r0 ; 传送指令传送指令2002 E709 STRA 2007 , r9 ; 写内存指令写内存指令, 这是一条双字指令这是一条双字指令, 2007 ; 第二个字中的第二个字中的 2007 是直接地址是直接地址2004 1280 IN 80 ; 读串行口数据到读串行口数据到R0低低8位位2005 44FA JRC, 800 ; C为为1转移到转移到2000,否则顺序执行否则顺序执行 8F00 RET ; 子程序返回指令子程序返回指令2007 其他一些指令与这里的几条指令有相当多的共同特性，属于其他一些指令与这里的几条

12、指令有相当多的共同特性，属于同一组的指令的执行步骤非常类似。同一组的指令的执行步骤非常类似。读取指令读取指令 AR PC 读主存，读主存，IR 读出内容读出内容 PC PC + 1 执行指令执行指令 ALU R0 ALU R1 执行执行 + R0 ALU，记忆结果特征，记忆结果特征结束，判中断结束，判中断指令执行步骤简单的文字描述指令执行步骤简单的文字描述加法指令加法指令 ADD R0， R1 形成下条指令地址形成下条指令地址寄存器内容传送指令寄存器内容传送指令MOV R9， R0 读取指令读取指令 AR PC 读主存，读主存，IR 读出内容读出内容 PC PC + 1 执行指令执行指令 AL

13、U 0 ALU R0 执行执行 + R9 ALU结束，判中断结束，判中断形成下条指令地址形成下条指令地址写寄存器内容到主存写寄存器内容到主存MOV 2007 ， R9读取指令读取指令 AR PC 读主存，读主存，IR 读出内容读出内容 PC PC + 1 执行指令执行指令 AR PC ， PC PC+ 1 读主存，读主存，AR 读出内容读出内容 写主存写主存, 总线总线 ALU ， ALU 0 , ALU R9 ，+结束，判中断结束，判中断（地址（地址 807 存在指令的第二个字中）存在指令的第二个字中）（注）（注）形成下条指令地址形成下条指令地址输入指令输入指令 IN 80 形成下条指令地址

14、形成下条指令地址读取指令读取指令 AR PC 读主存，读主存，IR 读出内容读出内容 PC PC + 1执行指令执行指令 AR I/O Port 读外设，读外设，ALU 读出数据读出数据 ALU 0 执行执行 + R0 ALU结束，判中断结束，判中断形成下条指令地址形成下条指令地址相对转移指令相对转移指令 JR C, 800 读取指令读取指令 AR PC（注）（注） 读主存，读主存，IR 读出内容读出内容 PC PC + 1执行指令执行指令 若若 c = 1 则：则： ALU IP ALU offset（IR低字节）低字节） 二者相加，结果送二者相加，结果送PC 否则，顺序执行否则，顺序执行结

15、束，判中断结束，判中断形成下条指令地址形成下条指令地址子程序返回指令子程序返回指令 RET 读取指令读取指令 AR PC 读主存，读主存，IR 读出内容读出内容 PC PC + 1 执行指令执行指令 AR SP SP SP + 1 读主存读主存, PC读出内容读出内容 结束，判中断结束，判中断形成下条指令地址形成下条指令地址程序计数器程序计数器运算器运算器控制器控制器控制信号控制信号产生部件产生部件用于运算器用于运算器输入设备输入设备输出设备输出设备主存储器主存储器控制总线控制总线000178BD07900790CZVS接口接口.PCARIR数据总线数据总线地址总线地址总线ALU乘商寄存器乘商

16、寄存器66881234R9操作数操作数地址地址操作码操作码寄存器组寄存器组地址寄存器地址寄存器指令寄存器指令寄存器节拍发节拍发生器生器2000E7092007128044FA8F00200020073041主振主振 脉冲脉冲程序程序 计数器计数器 运算器运算器控制器控制器控制信号控制信号产生部件产生部件用于运算器用于运算器输入输入/出设备出设备主存储器主存储器控制总线控制总线CZVS接口接口.PCARIR数据总线数据总线地址总线地址总线ALU乘商寄存器乘商寄存器66881234R9操作数操作数地址地址操作码操作码寄存器组寄存器组地址寄存器地址寄存器指令寄存器指令寄存器节拍发节拍发生器生器主振主

17、振 脉冲脉冲304120002000 2001 0001 4275 4275 AR PC读内存，读内存，IR读出内容读出内容R0 R0 + R1PC PC+1+ADD R0,R1000178BD079007902000E7092007128044FA8F002007程序程序 计数器计数器运算器运算器控制器控制器控制信号控制信号产生部件产生部件用于运算器用于运算器输入输入/出设备出设备主存储器主存储器控制总线控制总线CZVS接口接口.PCARIR数据总线数据总线地址总线地址总线ALU乘商寄存器乘商寄存器66881234R9操作数操作数地址地址操作码操作码寄存器组寄存器组地址寄存器地址寄存器指令寄

18、存器指令寄存器节拍发节拍发生器生器主振主振 脉冲脉冲472520012001 2002 0790 4275 4275 AR PC读内存，读内存，IR 读出内容读出内容R9 R0 + 0PC PC+10+MOV R9, R0000178BD079007902000E7092007128044FA8F00200778BD程序计数器程序计数器运算器运算器控制器控制器控制信号控制信号产生部件产生部件用于运算器用于运算器输入设备输入设备主存储器主存储器控制总线控制总线0 401CZVS接口接口.PCARIR数据总线数据总线地址总线地址总线ALU乘商寄存器乘商寄存器66881234R9 4275操作数操作

19、数地址地址操作码操作码寄存器组寄存器组地址寄存器地址寄存器指令寄存器指令寄存器节拍发节拍发生器生器主振主振 脉冲脉冲3041802E709 20032003200720040ARPC， PC PC+1读内存，读内存，IR读出内容读出内容读内存，读内存，AR读出内容读出内容ARPC，PC PC+1写内存写内存,数据总线数据总线R9+04725+MOV 2007, R900014275079007902000E7092007128044FA8F002007程序程序 计数器计数器运算器运算器控制器控制器控制信号控制信号产生部件产生部件用于运算器用于运算器输入输入/出设备出设备主存储器主存储器控制总线

20、控制总线CZVS接口接口.PCARIR数据总线数据总线地址总线地址总线ALU乘商寄存器乘商寄存器66881234R9操作数操作数地址地址操作码操作码寄存器组寄存器组地址寄存器地址寄存器指令寄存器指令寄存器节拍发节拍发生器生器主振主振 脉冲脉冲304120042004 2005 1280 A ARPC读内存，读内存，IR读出内容读出内容读设备，读设备，R0读出内容读出内容PC PC+1 80 ARI/O portIN 800001079007902000E7092007128044FA8F0020074275程程 序计数器序计数器运算器运算器控制器控制器控制信号控制信号产生部件产生部件用于运算器

21、用于运算器输入输入/出设备出设备主存储器主存储器控制总线控制总线CZVS接口接口.PCARIR数据总线数据总线地址总线地址总线ALU乘商寄存器乘商寄存器66881234R9操作数操作数地址地址操作码操作码寄存器组寄存器组地址寄存器地址寄存器指令寄存器指令寄存器节拍发节拍发生器生器主振主振 脉冲脉冲A20052005 2006 44FA IP，ARPC若若C=1, 则则 PCIP+offset读内存，读内存，IR 读出内容读出内容PC PC+1否则否则 顺序执行顺序执行 2005 2000 2006 JR C, 80000014275079007902000E7092007128044FA8F0

22、02007程序程序 计数器计数器运算器运算器控制器控制器控制信号控制信号产生部件产生部件用于运算器用于运算器输入输入/出设备出设备控制总线控制总线CZVS接口接口.PCARIR数据总线数据总线地址总线地址总线ALU乘商寄存器乘商寄存器66881234R9操作数操作数地址地址操作码操作码寄存器组寄存器组地址寄存器地址寄存器指令寄存器指令寄存器节拍发节拍发生器生器主振主振 脉冲脉冲A20062006 FF0 8F00 IP，ARPC读内存，读内存，IR 读出内容读出内容PC PC+1读内存读内存,PCMEM2007 RET ARSP FF0 FF1 SP SP+1 A00 堆栈FF0单元存A000

23、0014275079007902000E7092007128044FA8F002007 PC 0 AR PCPCPC+1 IR(AR) /MAP寄存器之间寄存器之间运算与传送运算与传送 读、写内存读、写内存AR地址地址 AR地址地址 读、写内存读、写内存 或或 I/O 接口接口 读、写内存读、写内存 PC地址地址（2） 16 位机的基本指令、扩展指令执行流程图位机的基本指令、扩展指令执行流程图A组组B组组C组组D组组/ResetB、C、D组组微程序控制器方案微程序控制器方案 PC 0 AR PCPCPC+1 IR(AR)寄存器之间寄存器之间运算与传送运算与传送 读、写内存读、写内存AR地址地址

24、 AR地址地址 读、写内存读、写内存 或或 I/O 接口接口 读、写内存读、写内存 PC地址地址（2） 16 位机的基本指令、扩展指令执行流程图位机的基本指令、扩展指令执行流程图A组组B组组C组组D组组/ResetB、C、D组组硬连线控制器方案硬连线控制器方案二、控制器的功能与组成二、控制器的功能与组成 1. 控制器的功能控制器的功能: 控制执行指令控制执行指令 控制各部件协调运行，即为各部件提供控制信号。控制各部件协调运行，即为各部件提供控制信号。 2. 控制器的组成：控制器的组成： 程序计数器程序计数器 指令寄存器指令寄存器 指令步骤标记线路指令步骤标记线路 提供控制信号的部件提供控制信号

25、的部件 分类分类 ： 微程序的控制器微程序的控制器 硬布线的控制器硬布线的控制器1. 控制器的功能控制器的功能计算机的功能是执行程序计算机的功能是执行程序程序是依次排列起来的指令代码程序是依次排列起来的指令代码 控制器的功能就在于控制器的功能就在于: 正确地分步完成每一条指令规定的功能正确地分步完成每一条指令规定的功能, 正确且自动地连续执行指令正确且自动地连续执行指令; 再进一步说，就是向计算机再进一步说，就是向计算机各功能部件各功能部件提供提供 协调运行协调运行每一个步骤所需要的每一个步骤所需要的控制信号控制信号。指令的执行过程指令的执行过程 冯冯. 诺依曼诺依曼 结构的计算机结构的计算机

26、 即存储程序的计算机，设置内存，存放即存储程序的计算机，设置内存，存放程序和数据，在程序运行之前存入。程序和数据，在程序运行之前存入。执行程序：执行程序： 正确从程序首地址开始；正确从程序首地址开始； 正确分步执行每一条指令，正确分步执行每一条指令， 并形成下条待执行指令的地址；并形成下条待执行指令的地址； 正确并自动地连续执行指令，正确并自动地连续执行指令， 直到程序的最后一条指令。直到程序的最后一条指令。每条指令的执行步骤每条指令的执行步骤读取指令读取指令指令地址送入主存地址寄存器指令地址送入主存地址寄存器读主存，读出内容送入指定的寄存器读主存，读出内容送入指定的寄存器分析指令分析指令按指

27、令规定内容执行指令按指令规定内容执行指令 不同指令的操作步骤数，不同指令的操作步骤数， 和具体操作内容差异很大和具体操作内容差异很大, 检查有无中断请求检查有无中断请求若有，则响应中断并转中断处理若有，则响应中断并转中断处理若无，则转入下一条指令的执行过程若无，则转入下一条指令的执行过程形成下一条指令地址形成下一条指令地址R_R类型指令类型指令读写内存类型指令读写内存类型指令输入输出类型指令输入输出类型指令其他类型指令其他类型指令 可能执行可能执行 一次或多次一次或多次 是一次读是一次读内存操作内存操作公共操作公共操作公共操作公共操作是每一条指令的特定操作是每一条指令的特定操作2. 控制器的组

28、成控制器的组成程序计数器程序计数器PC：存放指令地址，有存放指令地址，有+1或接收新值功能。或接收新值功能。指令寄存器指令寄存器IR：存放指令内容：操作码与操作数地址。存放指令内容：操作码与操作数地址。主脉冲源与启停控制线路，主脉冲源与启停控制线路，按需要给出主脉冲信号。按需要给出主脉冲信号。指令执行步骤标记线路：指令执行步骤标记线路： 指明每条指令的执行步骤。指明每条指令的执行步骤。控制信号记忆或产生线路控制信号记忆或产生线路：给出计算机各功能部件部给出计算机各功能部件部件协同运行所需要的控制信号。件协同运行所需要的控制信号。运算器部件运算器部件主存储器部件主存储器部件总线及输入总线及输入/

29、输出接口输出接口(输入输入/输出设备输出设备)控制器部件控制器部件各部件包括各部件包括也包括也包括设计中的难点，在于解决对运算器、控制器的控制设计中的难点，在于解决对运算器、控制器的控制TEC-2000 教学机系统的组成教学机系统的组成计算机计算机终端终端PC机机微程序微程序控制器控制器运算器运算器(8 / 16 位位)主存储器主存储器（8 / 16位）位）按键按键 开关开关 指示灯指示灯串行接口串行接口接口实验接口实验 中断实验中断实验内存扩展实验内存扩展实验电电 源源+5V硬布线硬布线控制器控制器时序控制时序控制信号信号形成部件形成部件译码译码IRPC输出输出设备设备输入输入设备设备主主存

30、存运算器运算器部件部件节拍节拍启停启停地址寄存器械地址寄存器械数据总线数据总线地址总线地址总线控制总线控制总线.控制条件控制条件控制器信号控制器信号主振主振硬连线硬连线方案的方案的控制器控制器 PC 0 AR PCPCPC+1 IR(AR)寄存器之间寄存器之间运算与传送运算与传送 读、写内存读、写内存AR地址地址 AR地址地址 读、写内存读、写内存 或或 I/O 接口接口 读、写内存读、写内存 PC地址地址（2） 16 位机的基本指令、扩展指令执行流程图位机的基本指令、扩展指令执行流程图A组组B组组C组组D组组/ResetB、C、D组组(3) 控制器应提供的控制信号控制器应提供的控制信号Y15

31、Y0 用用16个指示灯显示结果个指示灯显示结果D15D0RAM15Q15RAM0Q0CinCyF=0OverF15运运 算算 器器 部部 件件(4 片片 Am2901)A30B30I86 用用16个数据开关提供输入数据个数据开关提供输入数据CZVSSSHSSTSCII53 I20SCI SSH A口口 B口口I86 I53 I20 SST通过通过24位微型开关位微型开关 提供控制信号提供控制信号各用各用四个四个指示灯显示状态指示灯显示状态Gal20V8Gal20V8 对运算器的控制对运算器的控制24位控制信号，同位控制信号，同24位微型开关内容，位微型开关内容， A4A0，B4B0，I8I6，

32、 I5I3， I2I0 SST20， SSH10， SCI10寄存器分配：寄存器分配： R4：SP R5： PC约定用法：约定用法：R0：I/O指令约定使用，也是通用累加器指令约定使用，也是通用累加器 读写主存储器或读写主存储器或I/O接口接口 从学习指令执行步骤考虑，理解对从学习指令执行步骤考虑，理解对主存储器主存储器读写的控制，读写的控制，分成两步：分成两步： 1. 传送传送主存地址主存地址，以选择被读写的存储单元；，以选择被读写的存储单元； 2. 给出读写命令，给出读写命令， 读操作时，把读出数据保存起来，读操作时，把读出数据保存起来， 写操作时，还要给出写入的数据。写操作时，还要给出写

33、入的数据。 从学习指令执行步骤考虑，理解对从学习指令执行步骤考虑，理解对接口电路接口电路读写的控制，读写的控制，分成两步：分成两步： 1. 传送传送IO端口地址端口地址，以选择被读写的芯片；，以选择被读写的芯片； 2. 给出读写命令，给出读写命令， 读操作时，把读出数据保存起来，读操作时，把读出数据保存起来， 写操作时，还要给出写入的数据。写操作时，还要给出写入的数据。对内存和对内存和 I/O接口的读写接口的读写 /MIO（0：有内存或串口读写，有内存或串口读写，1：无）：无） REQ （0：读写内存，：读写内存， 1：读写串行口）：读写串行口） /WE （0：写操作，：写操作， 1：读操作）

34、：读操作）0 0 0 写内存写内存0 0 1 读内存读内存0 1 0 写串口写串口0 1 1 读串口读串口1 XX 无内存和串口的读写操作无内存和串口的读写操作 对总线的控制对总线的控制 总线是用于连接计算机各个功能部件的总线是用于连接计算机各个功能部件的线路和连接线，通常由具有三态输出功能的线路和连接线，通常由具有三态输出功能的器件构成，以便用分时地方式，在不同时刻器件构成，以便用分时地方式，在不同时刻把不同的数据发送到总线上，任何时刻仅能把不同的数据发送到总线上，任何时刻仅能有一个数据发送到总线上；有一个数据发送到总线上； 总线上的数据可以被送到需要接收数据总线上的数据可以被送到需要接收数

35、据的部件或者线路，多个线路可以同时接收同的部件或者线路，多个线路可以同时接收同一个来源数据。一个来源数据。 计算机中总要使用计算机中总要使用 3 种类型的总线：种类型的总线： 数据总线，数据总线，地址总线地址总线，控制总线控制总线 对内部总线和特定寄存器的控制对内部总线和特定寄存器的控制选择送内部总线的信息来源选择送内部总线的信息来源DC120 信号名称信号名称 注释注释 000 /SWTOIB 来自开关来自开关 001 /RTOIB ALU的输出的输出 010 /ETOIB 符号扩展符号扩展16位位 011 /FTOIB 状态位输出状态位输出 100 /STOIB 符号扩展符号扩展8位位 1

36、01 /INTVH 中断向量的中断向量的 110 /INTVL 高、低高、低 8 位位 110 NC 不用不用控制指定寄存器接收信息控制指定寄存器接收信息DC220 信号名称信号名称 注释注释 000 NC 不用不用 001 /RIR 指令寄存器指令寄存器 010 /GARL 地址寄存器低位地址寄存器低位 011 /GARH 地址寄存器高位地址寄存器高位 100 /INTR 取原中断优先级取原中断优先级 101 /INTN 置新中断优先级置新中断优先级 110 /EI 开中断开中断 110 /DI 关中断关中断 硬连线（组合逻辑）控制器硬连线（组合逻辑）控制器组合逻辑控制器的组成和运行原理组合

37、逻辑控制器的组成和运行原理2. 组合逻辑控制器的设计过程与技术组合逻辑控制器的设计过程与技术 （1） 指令系统与指令编码设计指令系统与指令编码设计 （2） 控制器应提供的控制信号控制器应提供的控制信号 （3） 指令执行步骤划分和功能确定指令执行步骤划分和功能确定 （4） 节拍发生器节拍发生器（TIMING）设计与实现设计与实现 （5） 时序控制信号产生部件的设计与实时序控制信号产生部件的设计与实现现 1. 组合逻辑控制器的组成与运行原理组合逻辑控制器的组成与运行原理 在讲解过微程序的控制器之后，再来讨论组合逻辑控制在讲解过微程序的控制器之后，再来讨论组合逻辑控制器的组成和运行原理就变得容易了器

38、的组成和运行原理就变得容易了, 因为二者有很多共同点。因为二者有很多共同点。 它们都用于控制指令的执行过程它们都用于控制指令的执行过程, 并且使用并且使用几乎相同的执几乎相同的执行步骤和几乎完全相同的控制信号行步骤和几乎完全相同的控制信号，来完成对控制器之外的，来完成对控制器之外的其他各功能部件的控制作用，因此可以简化对这些内容设计其他各功能部件的控制作用，因此可以简化对这些内容设计原理和方法的论述。原理和方法的论述。 两种控制器实质性的差别，表现在两种控制器实质性的差别，表现在处理指令各执行步骤处理指令各执行步骤的接续关系的方案和给出时序控制信号的办法完全不同的接续关系的方案和给出时序控制信

39、号的办法完全不同，从，从而造成控制器的具体组成和运行原理、运行性能上的一些差而造成控制器的具体组成和运行原理、运行性能上的一些差异。比较它们的逻辑图可看出两种控制器组成的主要差异：异。比较它们的逻辑图可看出两种控制器组成的主要差异： 微程序控制器中的控存变成这里的时序信号产生部件，微程序控制器中的控存变成这里的时序信号产生部件，还取消了微指令寄存器；原来的下地址部件变成了这里的节还取消了微指令寄存器；原来的下地址部件变成了这里的节拍发生器；原来的微地址映射部件变成这里的操作码译码器；拍发生器；原来的微地址映射部件变成这里的操作码译码器；一些信号连接关系也有某些变化。一些信号连接关系也有某些变化

40、。 组合逻辑控制器的组成与运行原理组合逻辑控制器的组成与运行原理 （1）组合逻辑控制器用节拍发生器（）组合逻辑控制器用节拍发生器（Timing，几个触发器，几个触发器构成的时序逻辑电路）不同的状态组合来区分一条指令不同的执构成的时序逻辑电路）不同的状态组合来区分一条指令不同的执行步骤，指令执行步骤的接续是通过变换节拍发生器的状态组合行步骤，指令执行步骤的接续是通过变换节拍发生器的状态组合完成的，不同于微程序控制器中通过下地址部件给出不同的微指完成的，不同于微程序控制器中通过下地址部件给出不同的微指令地址来实现。这里用节拍发生器取代了原来的下地址部件。令地址来实现。这里用节拍发生器取代了原来的下

41、地址部件。 （2）组合逻辑控制器是通过由）组合逻辑控制器是通过由 “与与或或” 两级逻辑关系构两级逻辑关系构成的时序控制信号产生部件来直接给出全部的时序控制信号。送成的时序控制信号产生部件来直接给出全部的时序控制信号。送到第一级各到第一级各“与门与门”的输入信号是指令操作码和节拍发生器的节的输入信号是指令操作码和节拍发生器的节拍状态拍状态(可能还有控制条件可能还有控制条件)，每个与门产生一个与项输出，相关，每个与门产生一个与项输出，相关的与项输出信号送到第二级的的与项输出信号送到第二级的 “或门或门” ，每个或门输出的就是一每个或门输出的就是一个时序控制信号个时序控制信号。全部的时序控制信号由

42、许多个。全部的时序控制信号由许多个 “与与或或”逻辑逻辑门给出。与用控制存储器存放全部控制信号的微程序控制方案不门给出。与用控制存储器存放全部控制信号的微程序控制方案不同，这里用时序控制信号产生部件取代了原来的控制存储器，还同，这里用时序控制信号产生部件取代了原来的控制存储器，还取消了那里的微指令寄存器线路，把控制信号直接送到被控制的取消了那里的微指令寄存器线路，把控制信号直接送到被控制的部件。部件。时序控制时序控制 信号信号形成部件形成部件译码译码OP IRPC 输输 出出 设设 备备 输输 入入 设设 备备主存储器主存储器部件部件 运算器运算器 部件部件启停启停地址寄存器地址寄存器数据总线

43、数据总线地址总线地址总线控制总线控制总线.控制条件控制条件主振主振组合逻辑控制器的组成和运行原理组合逻辑控制器的组成和运行原理 节拍发生器节拍发生器程序计数器程序计数器指令寄存器指令寄存器插针组合逻辑应短接插针组合逻辑应短接 GAL1 GAL2 GAL3 GAL5 GAL7GAL6TimingDRV 244IRHDRV 244MACHIRH 377START/HALT GALTIMING GALStepReset/StartCK2CK 送 ALU等部件送两片中断GAL和地址寄存器1521222 3 4 5 6 7 8 9Reset101CK111IBH7IBH018 17 14 13 8 7

44、4 3IRH7IRH019 16 15 12 9 6 5 2T4T0OC_/M1416 17 18 19 202 4 6 8 11T4T018 16 14 12 9IRH7IRH02 4 6 8 11 13 15 17IRH74IRH3018 16 14 129 7 5 3/WE611 14 231515611 14 23REQ15611 14 2315611 14 23/MIOI2016 17182022I8 I31618 202215182515 16 21 22 图3-4 16位组合逻辑控制器线路逻辑图131313/OE/OE1313/OESST SCI SSH1622DC2 DC115

45、22A3A0I8I3/MIO REQ /WEI2I0B3B0SST SCI SSHDC2 DC1MACH_ONLinkNewInsIRL7IRL4NewInsMicroPStartClk/OE/OEIRL3IRL0GAL4107107192215611 14 23.2 4 5 6 75个控制开关及其它有关控制信号14110SwitchCtrl GAL22/GAL_OE某些控制信号1516 1821/INT2317ZCT4T0.2515 16 21 22这些短路子组合逻辑应将每排左边两个短接.D7D0Q7Q0CLK1A1A4 2A11Y1Y4 2Y11A1A4 2A12A41Y1Y4 2Y12Y

46、4/OE1节拍信息指令信息/GIRIRLDRV 244IRL 3772 4 6 8 11 13 15 17 IRL7IRL0 IBL7IBL018 17 14 13 8 7 4 319 16 15 12 9 6 5 218 16 14 12 9 7 5 31A11A4 2A12A41Y11Y4 2Y12Y4Q7Q0D7D011CK1/OE/GIR1G1G2119/ETOIBCLK教学机的组合逻辑控制器教学机的组合逻辑控制器8 或或16位的指令寄存器，位的指令寄存器，1 片片100引脚的引脚的MACH，5 片片 8 输出引脚的输出引脚的GAL，二者互斥运行，构成时序二者互斥运行，构成时序控制信号

47、形成部件，提供控制信号形成部件，提供35 位的控制信号。位的控制信号。2 片片GAL与与GAL3共同提共同提供运算器供运算器A、B口信号。口信号。节拍发生器节拍发生器(1 片片GAL) ，产生产生 4 位节拍状态信号。位节拍状态信号。2 片片GAL用于启动、停止用于启动、停止等控制电路。等控制电路。GAL1GAL7公用于组合和微公用于组合和微程序两种控制器。程序两种控制器。2. TEC-2000 16位机指令与执行流程设计位机指令与执行流程设计 TEC-2000 是原有型号的基础上，经过较大的改进与完善是原有型号的基础上，经过较大的改进与完善重新设计的，分为重新设计的，分为 16 位和位和 8

48、 位字长的两种型号。位字长的两种型号。 16 位机与位机与 8 位机，从其指令格式、指令系统和运行的软位机，从其指令格式、指令系统和运行的软件来看，是完全不同的两种机型，但是从整体硬件组成和使用件来看，是完全不同的两种机型，但是从整体硬件组成和使用的器件来看，又有相当多的类似之处。再从设计与实现的基本的器件来看，又有相当多的类似之处。再从设计与实现的基本原理来看，二者同样有许多类似或相同之处，例如各自对组合原理来看，二者同样有许多类似或相同之处，例如各自对组合逻辑和微程序两种控制器使用几乎完全相同的执行步骤。逻辑和微程序两种控制器使用几乎完全相同的执行步骤。 关于关于 16 位机组合逻辑控制器

49、设计过程中，可以直接跳过位机组合逻辑控制器设计过程中，可以直接跳过对指令执行步骤的划分和功能确定，对使用的控制信号的选择对指令执行步骤的划分和功能确定，对使用的控制信号的选择等内容的详细讨论，直接引用微程序控制器的设计结果即可；等内容的详细讨论，直接引用微程序控制器的设计结果即可；针对两种控制器的区别，重点讲解节拍发生器的设计与实现，针对两种控制器的区别，重点讲解节拍发生器的设计与实现，时序控制信号产生部件的设计与实现，并强调设计中有关的原时序控制信号产生部件的设计与实现，并强调设计中有关的原理性知识，顺便提到一些实现中对所用电路的选择原则。理性知识，顺便提到一些实现中对所用电路的选择原则。

50、PC 0 AR PCPCPC+1 IR(AR)寄存器之间寄存器之间运算与传送运算与传送 读、写内存读、写内存 AR地址地址 AR地址地址 读、写内存读、写内存 或或 I/O 接口接口 读、写内存读、写内存 PC地址地址16 位机的基本指令、扩展指令执行流程图（组合逻辑方案）位机的基本指令、扩展指令执行流程图（组合逻辑方案）A组组B组组C组组D组组/ResetB、C、D组组10000000001000110110010001110101XXXXXXXX接下来的两步，接下来的两步，完成取指操作完成取指操作指 令 操 作 码最后检查中断请最后检查中断请求信号，有请求求信号，有请求时则响应中断，时则响

51、应中断，否则开始下一条否则开始下一条指令的执行过程指令的执行过程10000000001000110110010001010111指 令 操 作 码指令操作码指 令 操 作 码 XXXX(1) 节拍节拍发生器的设计原理发生器的设计原理 TEC-2000 16位机实现了位机实现了29条指令，使用了条指令，使用了 8 个节拍（不个节拍（不含响应中断的步骤），为此，节拍发生器至少要使用含响应中断的步骤），为此，节拍发生器至少要使用 4 位触发位触发器，可以产生最多器，可以产生最多 24 个节拍；个节拍； 使用使用 4个个触发器（分别命名为触发器（分别命名为 T3 T2 T1 T0）不同的状态组合）不同

52、的状态组合来区分每一个节拍，例如，用来区分每一个节拍，例如，用T3 T2 T1 T0 =1000 来标识最顶上一来标识最顶上一行的那个节拍，如此等等，正象前页一图所示。如何为每个节行的那个节拍，如此等等，正象前页一图所示。如何为每个节拍分配拍分配 4个个触发器的状态组合，需要遵循的原则是：尽量做到从触发器的状态组合，需要遵循的原则是：尽量做到从当前节拍切换到下一个节拍时，只有一个触发器的状态发生变当前节拍切换到下一个节拍时，只有一个触发器的状态发生变化，办不到时，也要尽量使状态发生变化的触发器数目最少。化，办不到时，也要尽量使状态发生变化的触发器数目最少。此外，还要考虑有利于对写出的节拍发生器

53、的逻辑表达式的逻此外，还要考虑有利于对写出的节拍发生器的逻辑表达式的逻辑化简。前一页给出的设计结果已经较好地体现了上述设计要辑化简。前一页给出的设计结果已经较好地体现了上述设计要求。求。 接下来的工作是按上图给出的设计结果，写出设计与实现这接下来的工作是按上图给出的设计结果，写出设计与实现这一节拍发生器的线路所依据的逻辑表达式。一节拍发生器的线路所依据的逻辑表达式。节拍发生器的设计原理节拍发生器的设计原理 按照节拍状态转换图（有限状态图）的结果，设按照节拍状态转换图（有限状态图）的结果，设计这一节拍发生器的逻辑线路的首要任务，是写出该计这一节拍发生器的逻辑线路的首要任务，是写出该节拍发生器线路

54、的逻辑表达式。具体要求是写出反映节拍发生器线路的逻辑表达式。具体要求是写出反映每一个触发器的完整的状态转换序列的逻辑表达式每一个触发器的完整的状态转换序列的逻辑表达式。在该表达式中：在该表达式中：（1）用一个用一个与项与项表示在一个节拍中该触发器取值为表示在一个节拍中该触发器取值为 1 的一种状态，参加与运算的元素是：的一种状态，参加与运算的元素是： 进到本节拍的前一个节拍的进到本节拍的前一个节拍的 4个触发器的取值状态个触发器的取值状态 （用（用 Ti 和和 /Ti分别表示该触发器的分别表示该触发器的 1 状态和状态和 0 状态）；状态）； 从前一个节拍得以进到本节拍的限制条件（可能没从前一

55、个节拍得以进到本节拍的限制条件（可能没有），如指令组（用代表该指令组的表达式表示）或有），如指令组（用代表该指令组的表达式表示）或具体的一条指令（用相应指令的操作码表示）等。具体的一条指令（用相应指令的操作码表示）等。（2）再把所有节拍中该触发器取值为再把所有节拍中该触发器取值为 1 的情形用的情形用或项或项表示在一个表达式中。下面看实际的例子。表示在一个表达式中。下面看实际的例子。PC 0AR PCPCPC+1IR(AR)寄存器之间寄存器之间运算与传送运算与传送读、写内存读、写内存AR地址地址AR地址地址读、写内存读、写内存或或 I/O 接口接口读、写内存读、写内存 PC地址地址16 位机的

56、基本指令、扩展指令执行流程图位机的基本指令、扩展指令执行流程图A组组B组组C组组D组组/ResetB C D 组组10000000001000110110010001110101T3 := C-M# * /ResetT2 := C-M#*Reset*/T3*/T2*T1*/T0*IR15 + C-M#*Reset*/T3*T2*T1*/T0 + C-M#*Reset*/T3*T2*T1*T0 + C-M#*Reset*/T3*T2*/T1*/T0 * IR15*IR14*IR11 T1 := C-M#*Reset*/T3*/T2*/T1*/T0 + C-M#*Reset*/T3*/T2*T1*

57、/T0 + C-M#*Reset*/T3*T2*T1*/T0 * IR15*IR14*/IR11 + C-M#*Reset*/T3*T2*/T1*/T0 * IR15*IR14*IR11 T0 := C-M#*Reset*/T3*/T2*T1*/T0*/IR15 + C-M#*Reset*/T3*T2*T1*T0 + C-M#*Reset*/T3*T2*T1*/T0 * IR15*IR14*/IR11 + C-M#*Reset*/T3*T2*/T1*/T0 * IR15*IR14*IR11T3 T2 T1 T0 用用VHDL语言描述节拍发生器的状态转换语言描述节拍发生器的状态转换 -the s

58、tate changes at the rising edge of the clocklibrary ieee;use ieee.std_logic_1164.all;entity state_mac is port ( CP, RESET: in std_logic; IR: in std_logic_vector (15 downto 0); state_out: out std_logic_vecto r(3 downto 0) );end entity state_mac;architecture performance of state_mac isbegin process (C

59、P, RESET) is variable state: std_logic_vector(3 downto 0) := ZZZZ; begin if (RESET = 0) then state := 1000; ELSE If cpevent and cp=1 then case state is when 1000 = state:= 0000; when 0000 = state:= 0010; when 0010 = if (IR(15 downto 14)=00 or IR(15 downto 14)=01) then state := 0011; -Instuctions Gro

60、up A else state := 0110; -Instructions Group BCD end if; when 0011 =state := 0000; when 0110 = if (IR(15 downto 14)=11 AND IR(11)=0) then state := 0111; -Instructions Group C else state := 0100; -Instructions Group BD end if; when 0100 = if IR(15 downto 14)=11 then state := 0111; -Instruction Group