EDA期末考试题A卷

1、精选优质文档-倾情为你奉上 系 班 姓 名 座 号 密封线密封嘉应学院 电子信息工程学院 考试题样题（A卷）时间:120分钟 （2009年6月） 考试形式:闭卷题 号一二三四五总分复核人得 分评卷人一、选择题（20分）1 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：（B）A. 原理图/HDL文本输入适配综合功能仿真编程下载硬件测试B. 原理图/HDL文本输入功能仿真综合适配编程下载硬件测试C. 原理图/HDL文本输入功能仿真综合编程下载适配硬件测试；D. 原理图/HDL文本输入功能仿真适配编程下载综合硬件测试2 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的

2、一种表示转化成另一种表示的过程；在下面对综合的描述中，_C_是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合是纯软件的转换过程，与器件硬件结构无关；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 3 CPLD的可编程是主要基于什么结构：。（D ）A .查找表（LUT）；B. ROM可编程； C. PAL可编程；D. 与或阵列可编程； 第一页 共四页4. IP核在EDA技术和开发中具有十分重要的

3、地位，以HDL方式提供的IP被称为：。（）A. 硬IP；B. 固IP；C. 软IP；D. 都不是；（这个内容不要）5. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_。A. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果6. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clksta

4、ble and not clk = 1 then7状态机编码方式中，其中_占用触发器较多，但其实现比较适合FPGA的应用A. 状态位直接输出型编码B. 顺序编码C. 一位热码编码D. 以上都不是8 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化_。A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化9. 不完整的IF语句，其综合结果可实现_。A. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路10在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个

5、赋值语句是错误的。（） A. idata <= “” B. idata <= b”0000_1111”; C. idata <= X”AB” D. idata <= 16”01”;二、VHDL程序填空（20分）下面程序是一个10线4线优先编码器的VHDL描述，试补充完整。 系 班 姓 名 座 号 密封线密封LIBRARY _ ;USE IEEE._ STD_LOGIC_1164_.ALL;ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR(_9 DOWNTO 0_); output : _ OUT _ STD_LOGIC_V

6、ECTOR(3 DOWNTO 0) );END coder;ARCHITECTURE behav OF _ CODER _ IS SIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (_DIN _) BEGIN IF (din(9)='0') THEN SIN <= "1001" ; _ ELSIF (din(8)=0)_ THEN SIN <= "1000" ; ELSIF (din(7)='0') THEN SIN <= "011

7、1" ; ELSIF (din(6)='0') THEN SIN <= "0110" ; ELSIF (din(5)='0') THEN SIN <= "0101" ; ELSIF (din(4)='0') THEN SIN <= "0100" ; ELSIF (din(3)='0') THEN SIN <= "0011" ; ELSIF (din(2)='0') THEN SIN <= &quo

8、t;0010" ; ELSIF (din(1)='0') THEN SIN <= "0001" ; ELSE _ SIN <= “0000” _ ; _ END IF _ END PROCESS ； _ Output <= sin _；END behav;三、VHDL程序改错（20分）仔细阅读下列程序，回答问题：1. 在程序中存在两处错误，试指出，并说明理由：在MAX+PlusII中编译时，提示的第一条错误为：Error: Line 12: File e:myworktestcnt4.vhd: VHDL syntax error:

9、 If statement must have THEN, but found BEGIN instead12行，IF语句对应的关键字是then而非begin第二页 共四页14行，Q1是矢量，不能直接和整数1相加，需要使用重载函数2. 修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1行号： 12 程序改为：BEGIN 改为 THEN错误2 行号： 3 程序改为：USE IEEE.STD_LOGIC_UNSIGNED.ALL;第二页 共四页1LIBRARY IEEE;2USE IEEE.STD_LOGIC_1164.ALL;34ENTITY CNT4 IS 5 PORT ( CLK :

10、 IN STD_LOGIC ;6 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 7END CNT4; 8ARCHITECTURE bhv OF CNT4 IS9 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 10BEGIN 11 PROCESS (CLK) BEGIN12 IF RISING_EDGE(CLK) begin 13 IF Q1 < 15 THEN14 Q1 <= Q1 + 1 ; 15 ELSE 16 Q1 <= (OTHERS => '0'); 17 END IF;18

11、 END IF; 19 END PROCESS ;20 Q <= Q1;21END bhv;22四、编写VHDL程序（20分，每题10分）1. 试描述一个带进位输入、输出的8位全加器端口：A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 ISPORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0); CIN : IN STD_LOGIC; COUT : OUT STD_LOGIC; S : OUT STD_LOGIC_VECTOR (7

12、 DOWNTO 0) );END ADDER8;ARCHITECTURE ONE OF ADDER8 ISSIGNAL TS : STD_LOGIC_VECTOR (8 DOWNTO 0);BEGINTS <= (0 & A) + (0 & B) + CIN;S <= TS(7 DOWNTO 0);COUT <= TS(8);END ONE; 系 班 姓 名 座 号 密封线密封2. 看下面原理图，写出相应VHDL描述LIBARRY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR IS PORT ( XIN, CLK

13、: IN STD_LOGIC;YOUT : OUT STD_LOGIC);END MYCIR;ARCHITECTURE ONE OF MYCIR ISSIGNAL A, B, C;BEGINB <= XIN OR A;PROCESS (CLK)BEGINIF CLKEVENT AND CLK = 1 THENA <= C;C <= B;END IF;END PROCESS;YOUT <= C;END ONE;第三页 共四页第三页 共四页五、综合题（20分）已知状态机状态图如图(a)所示；完成下列各题：（一）已知状态机状态图如图a所示；完成下列各题：图a 状态图图b 状态

14、机结构图1. 试判断该状态机类型，并说明理由。该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟clk的同步时序逻辑。2. 根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。Library ieee;Use ieee.std_logic_1164.all;Entity mooreb isPort (clk, reset : in std_logic; Ina : in std_logic_vector (1 downto 0);Outa : out std_logic_vector (3 downto 0) )

15、;End mooreb; 系 班 姓 名 座 号 密封线密封Architecture one of mooreb isType ms_state is (st0, st1, st2, st3);Signal c_st, n_st : ms_state;BeginProcess (clk, reset)BeginIf reset = 1 then c_st <= st0;Elsif clkevent and clk = 1 then c_st <= n_st;End if;End process;Process (c_st)BeginCase c_st isWhen st0 =>

16、; if ina = “00” then n_st <= st0; Else n_st <= st1;End if;Outa <= “0101”;When st1 => if ina = “00” then n_st <= st1;Else n_st <= st2;End if;Outa <= “1000”;When st2 => if ina = “11” then n_st <= st0;Else n_st <= st3;End if;Outa <= “1100”;When st3 => if ina = “11” then n_st <= st3;Else n_st <= st0;End if;Outa <= “1101”;When others => n_st &