计算机原理复习2016

1、1计算机组成原理总复习计算机组成原理总复习总线总线 CPU M 接口接口I/O设备设备 建立整建立整机概念机概念两个层次两个层次两个方面两个方面CPU整体概念整体概念硬件系统整机概念硬件系统整机概念逻辑组成逻辑组成工作机制工作机制2第一章第一章 CPUCPU组织组织1.1 逻辑组成（模型机）逻辑组成（模型机）1、CPUCPU数据通路框图（寄存器级）数据通路框图（寄存器级）2、结构特点、结构特点（1）寄存器寄存器 独立结构独立结构可编程：可编程：R0R0R3R3、PCPC、SPSP、PSWPSW非编程：非编程：C C、D D、IRIR、MARMAR、MBRMBR3主要内容：主要内容：1、CPU（

2、1）逻辑组成）逻辑组成寄存器传送级：寄存器传送级：微操作控制级：微操作控制级：各类指令的流程各类指令的流程微命令序列微命令序列寄存器、寄存器、ALU设置，数据通路结构，主要部件的主要功能设置，数据通路结构，主要部件的主要功能（2）工作机制）工作机制指令的执指令的执行过程行过程微命令序列微命令序列微命令产生方式微命令产生方式时序控制方式：时序控制方式：组合逻辑控制组合逻辑控制微程序控制微程序控制同步控制同步控制4运算器运算器 全加器全加器 串行串行移位器移位器 ALU输入选择器输入选择器 ALU部件部件 寄存器寄存器 并行加法器并行加法器 加法器输入选择器加法器输入选择器 进位链进位链 并行并行

3、分组分组运算器运算器硬件组成（硬件组成（ALU技术指标技术指标） 移位器移位器ALUALU选择器选择器通用寄存器组通用寄存器组选择器选择器 ALU: ALU: 通过加法器实现运算通过加法器实现运算操作（由全加器求和、由进位操作（由全加器求和、由进位链传递进位信号）。链传递进位信号）。6CPU3 3、CPUCPU与主存的连接结构（通过什么相连接、作用）与主存的连接结构（通过什么相连接、作用）4 4、CPUCPU与外部设备之间的连接与外部设备之间的连接I/OI/O接口和接口和I/OI/O端口各自的定义和作用（为什么不让端口各自的定义和作用（为什么不让CPUCPU和外部和外部设备直接相连接）设备直接

4、相连接） Cache的基本工作原理和功效的基本工作原理和功效 CPU CPU Cache Cache 主存主存 外存外存7 R0R3 R0R3 C D C D SP PC PSW MDR A移位器移位器 B ALUR2 R0 R1 MI/OCB内总线内总线 C R3 DMARMDR IR PC SPPSWABDB控制控制逻辑逻辑 模型机指令执行流程要求牢记模型机指令执行流程要求牢记（取指、（取指、传送）传送）84.4.各类信息传送途径（各类信息传送途径（全部过程见模型机全部过程见模型机pptppt) )M M（1 1）指令信息）指令信息置入置入DBDBIRIR（2 2）地址信息）地址信息 R0

5、R3 R0R3 C D C D SP PC PSW MDR A移位器移位器 B ALUR2 R0 R1 MI/OCB内总线内总线 C R3 DMARMDR IR PC SPPSWABDB控制控制逻辑逻辑 91 1）指令地址）指令地址2 2）指令地址加）指令地址加1 1PCPC打入打入A AALUALU移移内内MARMARPCPCA AALUALU移移内内PCPCC C0 0打入打入 R0R3 R0R3 C D C D SP PC PSW MDR A移位器移位器 B ALUR2 R0 R1 MI/OCB内总线内总线 C R3 DMARMDR IR PC SPPSWABDB控制控制逻辑逻辑 10（

6、2）ALUALU部件部件作为作为CPUCPU内部数据传送通路的中心。内部数据传送通路的中心。输入选择器：选择操作数来源输入选择器：选择操作数来源ALUALU：运算处理（衡量指标）：运算处理（衡量指标）输出移位器：选择输出方式输出移位器：选择输出方式（3）內总线內总线单向数据总线（单向数据总线（ALUALU总线），实现数据分配。总线），实现数据分配。（4）与系统总线的连接与系统总线的连接由由MARMAR、MDRMDR实现连接。实现连接。11工作机制工作机制/指令系统指令系统http:/ 和流程（寄存器传送级）和流程（寄存器传送级）拟定流程的关键：拟定流程的关键：清楚数据通路结构清楚数据通路结构掌

7、握基本寻址方式以及不同寻址方式的作用和意义掌握基本寻址方式以及不同寻址方式的作用和意义1 1、基本寻址方式（模型机）基本寻址方式（模型机）寄存器寄存器寻址寻址 ：R 寄存器寄存器间址间址 ：（：（R） 自减型寄存器间自减型寄存器间址址 ：(R)、(SP) (用于入栈操作用于入栈操作) 自增型寄存器间自增型寄存器间址址 ：(R)+、(SP)+ (用于出栈操作用于出栈操作)立即寻立即寻址址 ：(PC)+ 变址：变址：(R)相对寻相对寻址址 ：(PC) 变址寻址和基址寻址变址寻址和基址寻址的区别的区别便于访问两维数组中某类便于访问两维数组中某类指定的元素。指定的元素。 4K 4K 4K 4KR Rb

8、 b M.R Rb bD=2D=2D=2D=2学生学生姓名姓名性别性别性别性别年龄年龄年龄年龄学生学生姓名姓名变址与基址的区别：变址与基址的区别：变址变址：指令提供：指令提供基准量基准量( (不变不变) )， R R提供提供修改量修改量( (可变可变) )；适；适 于处理一维数组。于处理一维数组。基址基址：指令提供：指令提供位移量位移量( (不变不变) )， R R提供提供基准量基准量( (可变可变) )；用；用 于扩大有限字长指令的访于扩大有限字长指令的访 存空间。存空间。14指令系统指令系统1 1、基本寻址方式（模型机）基本寻址方式（模型机）单地址指令、双地址指令的寻址过程单地址指令、双地

9、址指令的寻址过程2、基本编码方式基本编码方式2. 对寻址方式的说明对寻址方式的说明 （1 1）操作码隐含说明不同寻址方式）操作码隐含说明不同寻址方式例例. .某机指令操作码最高两位某机指令操作码最高两位0000：RRRR型指令，寄存器型指令，寄存器- -寄存器寻址寄存器寻址0101：RXRX型指令，寄存器型指令，寄存器- -变址寻址变址寻址1010：SISI型指令，基址型指令，基址- -立即寻址立即寻址1111：SSSS型指令，基址型指令，基址- -基址寻址基址寻址双操作数：双操作数：一地址结构指令一地址结构指令格式：格式： D1 D1 隐含约定隐含约定单操作数：单操作数：功能：功能：零地址结

10、构指令零地址结构指令格式：格式：(D1)(D1)(A) A(A) A(PC) + 1 PC(PC) + 1 PC(D1) D1(D1) D1(PC) + 1 PC(PC) + 1 PC 功能：功能：用于堆栈或特殊指令操作。用于堆栈或特殊指令操作。17主机对外设的寻址方式主机对外设的寻址方式如何设置控制如何设置控制/ /状态寄存器是接口设计的关键。状态寄存器是接口设计的关键。寻找寻找I/OI/O接口中的寄存器的方式。接口中的寄存器的方式。主机用主机用输出指令输出指令或或传送指令传送指令将具体设备的控制命令将具体设备的控制命令按约定的代码格式送往接口中的按约定的代码格式送往接口中的控制寄存器控制寄

11、存器，向外，向外设发出命令。设发出命令。外设的状态信息也以某种格式放在接口的状态寄存外设的状态信息也以某种格式放在接口的状态寄存器中，主机用器中，主机用输入指令输入指令或或传送指令传送指令从从状态寄存器状态寄存器中中取出有关信息进行查询、分析。取出有关信息进行查询、分析。I/OI/O端口端口寻找寻找I/OI/O接口中的寄存器接口中的寄存器的方式。的方式。如何为如何为I/OI/O端口分配地址？端口分配地址？主机对外设的寻址方式主机对外设的寻址方式18例例. 80X86I/O. 80X86I/O指令设置指令设置 输入：输入：IN ALIN AL，n n；端口地址端口地址(n) AL(n) AL(

12、(直接端口寻址直接端口寻址) ) IN ALIN AL，DXDX；间接端口地址间接端口地址(DX) AL(DX) AL( (间接端口寻址间接端口寻址) ) 输出：输出：OUT nOUT n，ALAL；(AL) n(AL) n( (直接端口寻址直接端口寻址) ) OUT DXOUT DX，ALAL；(AL) (DX)(AL) (DX)( (间接端口寻址间接端口寻址) )19 单独编址单独编址I/OI/O地址空间不占主存空间，可与主存空间重叠。地址空间不占主存空间，可与主存空间重叠。=1 =1 访问存储器访问存储器=0 =0 访问访问I/OI/O端口端口需设置标志区分访问对象，如需设置标志区分访问

13、对象，如编址到寄存器编址到寄存器：为每个寄存器：为每个寄存器(I/O(I/O端口端口) )分配独分配独 立的端口地址；立的端口地址； 独立的独立的I/OI/O指令中给出端口地址。指令中给出端口地址。M/IOM/IO20 统一编址统一编址I/OI/O端口占据部分主存空间。端口占据部分主存空间。常将存储空间的低端分配给主存单元，高端分配常将存储空间的低端分配给主存单元，高端分配给给I/OI/O端口，以示区分。端口，以示区分。编址到寄存器编址到寄存器 设置设置专用专用I/OI/O指令指令针对单独编址，用针对单独编址，用I/OI/O指令访问指令访问I/OI/O端口。端口。指令中说明输入指令中说明输入/

14、 /输出操作，并给出端口地址。输出操作，并给出端口地址。 ：为每个寄存器：为每个寄存器(I/O(I/O端口端口) )分配总分配总 线地址；线地址； 访问外设时，指令中给出总线地址。访问外设时，指令中给出总线地址。（3 3）I/OI/O指令设置方式指令设置方式显式显式I/OI/O指令指令212、思路、思路（2）分清源和目的，确定所采用的寻址方式分清源和目的，确定所采用的寻址方式源源在后，在后，目的目的在前。在前。（3）按周期拟定分步流程按周期拟定分步流程（1）了解指令功能，具体完成什么操作了解指令功能，具体完成什么操作MOVMOV：源数：源数 目的地目的地 ADDADD：结果：结果 目的地目的地

15、JMPJMP：转移地址：转移地址 PC RSTPC RST：返回地址：返回地址 PC PC JSRJSR：子程序入口：子程序入口 PCPC，并保存返回地址，并保存返回地址 模型机允许：每一步完成模型机允许：每一步完成一次从读出，并经数据通路传送的操作；或一次从读出，并经数据通路传送的操作；或一次经数据通路传送的操作；或一次经数据通路传送的操作；或一次向写入的操作。一次向写入的操作。22FT0FT0：M IRM IR，例例1 1：JMP R0JMP R0；SP+1 SPSP+1 SP、MARMARM MDR PCM MDR PCET0ET0：ET1ET1：SP MARSP MARET2ET2：R

16、0 PCR0 PCPC+1 PCPC+1 PC无条件转子：无条件转子： R R（R R） （R)+R)+（SP)+SP)+（PC)+PC)+入口在入口在R R中中例例2 2：RST (SP)+RST (SP)+；FT0FT0：M IRM IR， PC+1 PCPC+1 PCET0ET0：、MARMAR例例3 3：JMP X(PC)JMP X(PC)；FT0FT0：M IRM IR， PC+1 PCPC+1 PCET0ET0：PC MARPC MARET1ET1：M MDR CM MDR C位移量位移量ET2ET2：PC+C PCPC+C PC 、MARMAR（5 5）转子指令）转子指令入口在入

17、口在M M中中返回地址出栈返回地址出栈233、指令执行过程、指令执行过程（1） MOV MOV (R2)，(SP)； （3） ADD ADD (R0) ，(R3)；（4） DEC (R1) ； （5） JMP SKP （6） JMP JMP (PC)； (7) EOR （8）INC24微命令的产生方式（微命令的产生方式（组合逻辑控制器和微组合逻辑控制器和微命令控制器的结构上区别）命令控制器的结构上区别）1 1、组合逻辑控制方式、组合逻辑控制方式（1）基本思想）基本思想 综合化简产生微命令的条件，形成相应逻辑式，综合化简产生微命令的条件，形成相应逻辑式，用组合逻辑电路实现。执行指令时，由组合用组

18、合逻辑电路实现。执行指令时，由组合逻辑逻辑电路（微命令发生器）在相应时间发出所需微命电路（微命令发生器）在相应时间发出所需微命令，控制有关操作。令，控制有关操作。（2）优缺点）优缺点优点：速度快。优点：速度快。缺点缺点：设计不规整，结构零乱，不易修改、扩充：设计不规整，结构零乱，不易修改、扩充 指令系统功能。指令系统功能。4.4.状态寄存器状态寄存器PSWPSW功能：功能： 指示程序运行方式，反映程序运行结果。指示程序运行方式，反映程序运行结果。例例. 某机的某机的PSWPSWPCPC微命令微命令发生器发生器微命令序列微命令序列I/OI/O状态状态控制台信息控制台信息运行状态运行状态译码译码.

19、 PSW PSW 时序时序 IR IR地址形成地址形成D寻寻来自来自M送送M或或ALU+1送送M微命令微命令发生器发生器PCPC IR IR PSW PSW工作方式工作方式 优先级优先级 T T N Z V CN Z V C15 12 11 8 7 6 5 4 3 2 1 015 12 11 8 7 6 5 4 3 2 1 0262 2、微程序控制方式、微程序控制方式（1）基本思想）基本思想 1）将微命令以代码形式编成微指令，控制一步操）将微命令以代码形式编成微指令，控制一步操作；作；2）若干微指令编成一段微程序，解释执行一条机）若干微指令编成一段微程序，解释执行一条机器指令；器指令；3）微程

20、序事先存放在控制存储器（微程序事先存放在控制存储器（CM）中，执）中，执行机器指令时再取出。行机器指令时再取出。注意区分：注意区分：微指令微指令：机器指令机器指令：产生微命令，控制完成机器指令功能的产生微命令，控制完成机器指令功能的一步操作。一步操作。实现指令系统功能所规定的一种操作。实现指令系统功能所规定的一种操作。273.4.2 组成原理组成原理1.1.主要部件主要部件（1 1）控制存储器）控制存储器CMCM功能：功能： 微地址微地址形成电路形成电路 IR PSW PC微地址寄存器微地址寄存器 AR控制存储器控制存储器CM 译码器译码器微命令序列微命令序列微命令字段微命令字段 微地址字段微

21、地址字段IR存放微程序存放微程序。CMCM属于属于CPUCPU，不属于主存储器。，不属于主存储器。282.2.工作过程工作过程( (整个过程在第四章整个过程在第四章ppt28ppt28页开页开始）始）（1 1）取机器指令）取机器指令CMCM取指微指令（微周取指微指令（微周期）期）IRIR微命令字段微命令字段译码器译码器微命令微命令主存主存机器指令机器指令IRIR 微地址微地址形成电路形成电路 IR PSW PC微地址寄存器微地址寄存器 AR控制存储器控制存储器CM 译码器译码器微命令序列微命令序列微命令字段微命令字段 微地址字段微地址字段IR 取指微指令取指微指令控制存储器控制存储器 取指微指

22、令取指微指令微命令字段微命令字段 微地址字段微地址字段 译码器译码器微命令序列微命令序列控制存储器控制存储器微命令字段微命令字段 微地址字段微地址字段 译码器译码器微命令序列微命令序列2.2.微指令格式微指令格式按数据通路各段操作划分字段，同类操作中互斥按数据通路各段操作划分字段，同类操作中互斥的微命令放同一字段。相容的能否放在同一字段？的微命令放同一字段。相容的能否放在同一字段？ （1）格式）格式数据通路操作数据通路操作 辅助操作辅助操作 AI BI SM C AI BI SM C0 0 S ZO EMAR R W ST SC S ZO EMAR R W ST SC 3 3 5 2 2 3

23、1 1 1 2 4顺序控制顺序控制 访存操作访存操作 （2）各字段功能）各字段功能1）数据通路操作）数据通路操作AIAI： A输入选择输入选择 000 无输入无输入 001 Ri ARi A010 C AC A011 D AD A100 PC APC AR0R0R3R3、SPSP、PC PC 301.1.组合逻辑控制器的时序划分组合逻辑控制器的时序划分4.2.3 时序控制方式时序控制方式即时序信号与操作的关系即时序信号与操作的关系 采用三级时序系统（区分不同采用三级时序系统（区分不同周期和他们定义）周期和他们定义）：指令周期指令周期工作周期工作周期1 1工作周期工作周期2 2工作周期工作周期n

24、 n时钟周期时钟周期1 1时钟周期时钟周期2 2时钟周期时钟周期m m.工作脉冲工作脉冲1 1工作脉冲工作脉冲2 2工作脉冲工作脉冲k k.( (节拍节拍1)1)( (节拍节拍2)2)( (节拍节拍m)m)31 时序关系：时序关系：晶振输出晶振输出工作周期工作周期1 1工作周期工作周期2 2工作周期工作周期3 3时钟时钟T1T1工作脉冲工作脉冲P P时钟时钟T2T2指令周期指令周期控制不同阶段操作时间控制不同阶段操作时间控制分步操作时间控制分步操作时间对微操作定时对微操作定时取指取指执行执行取数取数取出指令取出指令修改修改PC打入打入IR打入打入PC322.2.时序控制方式及其变化时序控制方式

25、及其变化（1 1）同步控制）同步控制各项操作受统一时序控制。各项操作受统一时序控制。定义：定义：特点：特点： 有明显时序时间划分，有明显时序时间划分，优缺点：优缺点： 时序关系简单，时序划分规整，时序关系简单，时序划分规整，控制不复杂；控制不复杂；时间安排不合理。时间安排不合理。应用场合：应用场合： 用于用于CPUCPU内部、设备内部、系内部、设备内部、系统总线操作统总线操作 控制逻辑易于集中，便于管理。控制逻辑易于集中，便于管理。 ( (各挂接部件速度相近，传送时间确各挂接部件速度相近，传送时间确定，传送距离较近定，传送距离较近) )。 时钟周期时时钟周期时间固定，间固定， 各步操作的衔接、

26、各部件之间的数各步操作的衔接、各部件之间的数据传送受严格同步定时控制。据传送受严格同步定时控制。各项操作受统一时序控制。各项操作受统一时序控制。由由CPUCPU或其他设备提供或其他设备提供33（2 2）异步控制）异步控制 各项操作按不同需要安排时间，不各项操作按不同需要安排时间，不受统一时序控制。受统一时序控制。定义：定义：特点：特点： 无统一时钟周期划分，无统一时钟周期划分，例例. .异步传送操作异步传送操作 主设备：主设备：申请并掌握总线权的设备。申请并掌握总线权的设备。 各操作间的各操作间的衔接和各部件之间的信息交换采用异步应答衔接和各部件之间的信息交换采用异步应答方式。方式。总线总线主

27、主从从 从设备：从设备：响应主设备请求的设备。响应主设备请求的设备。发发/接接接接/发发特点：特点：例例. .异步传送操作异步传送操作34第二章第二章 计算机中的信息表示计算机中的信息表示 数据信息数据信息控制信息控制信息数值型数据数值型数据非数值型数据非数值型数据指令信息等指令信息等 第一节第一节 定点表示与浮点表示定点表示与浮点表示 定点表示法定点表示法无符号数无符号数定点整数定点整数定点小数定点小数0000000011111111 025511111111 01111111原原原原-127127补补10000000 01111111补补 -1281271.1111111 0.111111

28、1原原原原-(1-2-7) (1-2-7)1.0000000 0.1111111补补补补 -1 (1-2-7)12-7352. 浮点数浮点数表示范围与精度表示范围与精度阶符阶符1 1位，阶码位，阶码m位，补码表示，以位，补码表示，以2 2为底；为底；数符数符1 1位，尾数位，尾数n位，补码表示，规格化。位，补码表示，规格化。最小浮点数最小浮点数：最大浮点数最大浮点数：最小浮点正数最小浮点正数：阶码为最大数：阶码为最大数： 2 -1m尾数为绝对值最大的负数：尾数为绝对值最大的负数：-1尾数为最大数：尾数为最大数：阶码为最大数：阶码为最大数：2 -1m1-2-n阶码为最小数：阶码为最小数：-2 m

29、尾数为最小正数：尾数为最小正数：2-1浮点数规格化的意义和方法原码、补码规格化的不同标准36最小值：-1 231= -231 (0 11111B = 31 25 -1)最大值：0.111111111B 231 = (1-2-9) 231分辨率2-33-231 231 (1-2-9)例例. .某规格化浮点数用补码表示，其中阶码某规格化浮点数用补码表示，其中阶码6 6位，含位，含1 1位阶位阶符；尾数符；尾数1010位，含位，含1 1位数符。位数符。表示范围：表示范围：3738常用运算方法规则常用运算方法规则 原码、补码一位乘法原码、补码一位乘法，原码、补码不恢复余数除法原码、补码不恢复余数除法，

30、浮点运算法，浮点运算法补码、原码之间的转换（在限定位数时补码所能表示的最大、最补码、原码之间的转换（在限定位数时补码所能表示的最大、最小值）。小值）。补码加减法规则补码加减法规则原码、补码一位乘法规则（运算规则、运算过程和符号确定原则）原码、补码一位乘法规则（运算规则、运算过程和符号确定原则）定点整数的最大、最小值定点整数的最大、最小值求补码和变补的方法求补码和变补的方法什么是先行进位，它的思想及优点是什么是先行进位，它的思想及优点是?浮点数的表示方法（阶码、位数、补码表示浮点数的最大、最小浮点数的表示方法（阶码、位数、补码表示浮点数的最大、最小值值-负数和正数）负数和正数）浮点数运算的规格化

31、（浮点乘法、浮点除法）浮点数运算的规格化（浮点乘法、浮点除法）396、浮点运算、浮点运算 加减法运算过程：加减法运算过程： （1）判操作数是否为）判操作数是否为0。 （3）尾数加）尾数加/减减 （2）对阶）对阶 原则：小阶向大阶对齐原则：小阶向大阶对齐操作：小阶增大，尾数右移操作：小阶增大，尾数右移（4）结果规格化）结果规格化 左规（尾数绝对值小于左规（尾数绝对值小于1/2）：尾数左移，阶码）：尾数左移，阶码-1右规（尾数绝对值大于右规（尾数绝对值大于1）：尾数右移，阶码）：尾数右移，阶码+140（1）基本概念和分类）基本概念和分类磁盘存储器（硬盘）寻址的过程、寻址关键信息、关键指标Cache

32、与主存地址映像（2）半导体存储器的逻辑设计）半导体存储器的逻辑设计芯片地址分配、片选逻辑、框图芯片地址分配、片选逻辑、框图3、存储器、存储器41（2 2）辅存）辅存 （外存）（外存）存放大量的后备程序和数据。存放大量的后备程序和数据。速度较慢速度较慢容量大容量大（3 3）高速缓存（）高速缓存（为什么要使用为什么要使用cachecache) )存放存放CPUCPU在当前一小段时间内多次使用的程序在当前一小段时间内多次使用的程序和数据。和数据。速度很快速度很快容量小容量小 CPU CPU Cache Cache 主存主存 外存外存422.2.按存储介质分类按存储介质分类（1 1）半导体存储器）半导

33、体存储器利用双稳态触发器存储信息利用双稳态触发器存储信息 （动态存储器除外）。（动态存储器除外）。信息易失信息易失速度快，速度快，非破坏性读出非破坏性读出 （单管动态存储器除外），（单管动态存储器除外），（只读存储器除外）。（只读存储器除外）。作主存、高速缓存。作主存、高速缓存。（2 2）磁表面存储器）磁表面存储器43容量大，容量大，长期保存信息，长期保存信息，3.3.按存取方式分类按存取方式分类（3 3）光盘存储器）光盘存储器利用磁层上不同方向的磁化区域表示信息。利用磁层上不同方向的磁化区域表示信息。速度慢。速度慢。随机存取：随机存取：非破坏性读出，非破坏性读出，可按地址访问存储器中的任一单

34、元，可按地址访问存储器中的任一单元，作外存。作外存。（2 2）磁表面存储器）磁表面存储器速度慢。速度慢。利用光斑的有无表示信息。利用光斑的有无表示信息。容量很大，容量很大，非破坏性读出，非破坏性读出， 长期保存信息，长期保存信息，作外存。作外存。（1 1）随机存取存储器）随机存取存储器访问时间与单元地址无关。访问时间与单元地址无关。44RAMRAM：存取周期存取周期或或读读/ /写周期写周期固存：固存：（2 2）顺序存取存储器（）顺序存取存储器（SAMSAM）（nsns） 可读可写可读可写ROMROM： 只读不写只读不写PROMPROM：用户不能编程用户不能编程用户可一次编程用户可一次编程EP

35、ROMEPROM： 用户可多次编程用户可多次编程（紫外线擦除）（紫外线擦除）EEPROMEEPROM：用户可多次编程用户可多次编程（电擦除）（电擦除）速度指标：速度指标：作主存、高速缓存。作主存、高速缓存。访问时读访问时读/ /写部件按顺序查找目标地址，访问写部件按顺序查找目标地址，访问时间与数据位置有关。时间与数据位置有关。Flash MemoryFlash Memory45等待操作等待操作（3 3）直接存取存储器（）直接存取存储器（DAMDAM）平均等待时间平均等待时间读读/ /写操作写操作两步操作两步操作访问时读访问时读/ /写部件先直接指向一个小区域，再在写部件先直接指向一个小区域，再

36、在该区域内顺序查找。访问时间与数据位置有关。该区域内顺序查找。访问时间与数据位置有关。速度指标速度指标（msms）数据传输率数据传输率（字节（字节/ /秒）秒）三步操作三步操作定位（寻道）操作定位（寻道）操作等待（旋转）操作等待（旋转）操作读读/ /写操作写操作速度指标速度指标平均定位（平均寻道）时间平均定位（平均寻道）时间平均等待（平均旋转）时间平均等待（平均旋转）时间数据传输率数据传输率（msms）（msms）（位（位/ /秒）秒）2.2.技术指标技术指标道密度：道密度：（1 1）记录密度）记录密度（2 2）存储容量）存储容量位密度：位密度：单位长度内的磁道数。单位长度内的磁道数。磁道上单

37、位长度内的磁道上单位长度内的二进制代码数。二进制代码数。非格式化容量：非格式化容量：格式化容量：格式化容量：总位数总位数用位密度计算。用位密度计算。有效位数有效位数用扇区內的数据块用扇区內的数据块长度计算。长度计算。（3 3）速度指标）速度指标平均存取时间平均存取时间带：带：平均等待时间平均等待时间盘：盘：平均定位、平均旋转时间平均定位、平均旋转时间衡量查找速度衡量查找速度 msms数据传输率数据传输率衡量读衡量读/ /写速度写速度 b/sb/s、B/sB/s5.3.2 5.3.2 磁盘存储器磁盘存储器适用于调用较频繁的场合，常作为主存的直适用于调用较频繁的场合，常作为主存的直接后援。接后援。

38、磁盘磁盘磁盘控制器磁盘控制器磁盘驱动器磁盘驱动器+ + 接口接口磁盘适配器磁盘适配器盘片、磁头盘片、磁头定位系统、传动系统定位系统、传动系统1.1.组成组成（1 1）软盘信息分布与寻址信息）软盘信息分布与寻址信息1 1）信息分布）信息分布 盘片：盘片： 单片，双面记录。单片，双面记录。 磁道：磁道： 盘片旋转一周，磁头的作用区域。盘片旋转一周，磁头的作用区域。 扇区：扇区： 磁道上长度相同的区段。磁道上长度相同的区段。存放数据块。存放数据块。 各道容量相同各道容量相同, ,各道位密度不同各道位密度不同, ,内圈位密度最高。内圈位密度最高。 5.2.2 5.2.2 动态动态MOSMOS存储单元与

39、存储芯片存储单元与存储芯片1.1.四管单元四管单元（1 1）组成）组成T1T1、T2T2：记忆管：记忆管C1C1、C2C2：柵极电容：柵极电容T3T3、T4T4：控制门管：控制门管Z Z：字线：字线位线位线W W、W W：（2 2）定义）定义“0 0”：T1T1导通，导通，T2T2截止截止“1 1”：T1T1截止，截止，T2T2导通导通T1T1T2T2T3T3T4T4Z ZW WW WC1C1C2C2（C1C1有电荷，有电荷，C2C2无电荷）；无电荷）；（C1C1无电荷，无电荷，C2C2有电荷）。有电荷）。（3 3）工作）工作Z Z：加高电平，加高电平，T3T3、T4T4导通，选中该单元。导通

40、，选中该单元。2.2.单管单元单管单元（1 1）组成）组成（4 4）保持）保持T1T1T2T2T3T3T4T4Z ZW WW WC1C1C2C2写入：写入：在在W W、W W上分别加上分别加高、低电平，写高、低电平，写1/01/0。读出：读出：W W、W W先预充电至先预充电至再根据再根据W W、W W上有无电流，上有无电流，高电平，断开充电回路，高电平，断开充电回路，读读1/01/0。Z Z：加低电平，加低电平，T3T3、T4T4截止，该单元未选中，保持原状态。截止，该单元未选中，保持原状态。需定期向电容补充电荷（动态刷新），需定期向电容补充电荷（动态刷新），称称动态动态。 四管单元是非破坏

41、性读出，读出过程即实现刷新。四管单元是非破坏性读出，读出过程即实现刷新。C C：记忆单元：记忆单元C CW WZ ZT TT T：控制门管：控制门管Z Z：字线：字线W W：位线：位线3.3.存储芯片存储芯片（2 2）定义）定义（4 4）保持）保持写入：写入：Z Z加高电平，加高电平，T T导通，导通，在在W W上加高上加高/ /低电平，写低电平，写1/01/0。读出：读出：W W先预充电，先预充电，根据根据W W线电位的变化，读线电位的变化，读1/01/0。断开充电回路。断开充电回路。Z Z：加低电平，加低电平，T T截止，该单元未选中，保持原状态。截止，该单元未选中，保持原状态。单管单元是

42、破坏性读出，读出后需重写。单管单元是破坏性读出，读出后需重写。“0 0”：C C无电荷，电平无电荷，电平V0V0（低）（低）C CW WZ ZT T外特性：外特性：“1 1”：C C有电荷，电平有电荷，电平V1V1（高）（高）（3 3）工作）工作Z Z加高电平，加高电平，T T导通，导通，例例.DRAM.DRAM芯片芯片21642164（6464K K1 1位）位）515.2.3 5.2.3 半导体存储器逻辑设计半导体存储器逻辑设计需解决：需解决：芯片的选用、芯片的选用、例例1.1.用用21142114（1K1K4 4）SRAMSRAM芯片组成容量为芯片组成容量为4K4K8 8的存储器。地址总

43、线的存储器。地址总线A15A15A0A0（低）（低）, ,双向数据双向数据总线总线D7D7D0D0（低）（低）, ,读读/ /写信号线写信号线R/WR/W。给出芯片地址分配与片选逻辑给出芯片地址分配与片选逻辑, ,并画出并画出M M框图。框图。1.1.计算芯片数计算芯片数动态动态M M的刷新、的刷新、（1 1）先扩展位数，再扩展单元数。）先扩展位数，再扩展单元数。主存的组织涉及：主存的组织涉及：主存的校验。主存的校验。地址分配与片选逻辑、地址分配与片选逻辑、信号线的连接。信号线的连接。 2 2片片1K1K4 4 1K1K8 8 4 4组组1K1K8 8 4K4K8 8 8 8片片 M M的逻辑

44、设计、的逻辑设计、52存储器寻址逻辑存储器寻址逻辑2.2.地址分配与片选逻辑地址分配与片选逻辑（2 2）先扩展单元数，再扩展位数。）先扩展单元数，再扩展位数。 4 4片片1K1K4 4 4K4K4 4 2 2组组4K4K4 4 4K4K8 8 8 8片片 芯片内的寻址系统芯片内的寻址系统( (二级译码二级译码) )芯片外的地址分配与片选逻辑芯片外的地址分配与片选逻辑为芯片分配哪几位地址，为芯片分配哪几位地址，以便寻找片内的存储单以便寻找片内的存储单元元由哪几位地址形由哪几位地址形成芯片选择逻辑，成芯片选择逻辑，以便寻找芯片以便寻找芯片存储空间分配：存储空间分配：4KB4KB存储器在存储器在16

45、16位地址空间（位地址空间（64KB64KB）中占据）中占据任意连续区间。任意连续区间。5364KB64KB1K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 4需需1212位地址位地址寻址：寻址：4KB4KBA A1515A A1212A A1111A A1010A A9 9A A0 0A11A11A0A00 0 0 0 0 0 0 0任意值任意值 0 0 1 0 0 1 1 10 1 1 0 1 1 1 11 0 1 1 0 1 1 10 1 0 0 1 0 0 01 0 0 1 0 0 0 01 1 0 1 1 0 0 01 1

46、1 1 1 1 1 1片选片选 芯片地址芯片地址 低位地址分配给芯片，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑1K1K1K1K1K1K1K1KA9A9A0A0A9A9A0A0A9A9A0A0A9A9A0A0CS0CS0CS1CS1CS2CS2CS3CS3A A1111A A1010A A1111A A1010A A1111A A1010A A1111A A1010543.3.连接方式连接方式（1 1）扩展位数）扩展位数4 1K4 1K4410 1K4 1K4410 1K4 1K44104 1K4 1K441

47、044A9A0D7D4D3D044R/WA11 A10CS3A11 A10CS0A11 A10CS1A11 A10CS2（2 2）扩展单元数）扩展单元数 （3 3）连接控制线）连接控制线（4 4）形成片选逻辑电路）形成片选逻辑电路55某半导体存储器，按字节编址。其中，某半导体存储器，按字节编址。其中，0000H0000H 07FFH07FFH为为ROMROM区，选用区，选用EPROMEPROM芯片芯片（2KB/2KB/片）；片）；0800H0800H13FFH13FFH为为RAMRAM区，选用区，选用RAMRAM芯片（芯片（2KB/2KB/片和片和1KB/1KB/片）。地址总线片）。地址总线A

48、15A15A0A0（低）。给出地址分配和片选逻辑。（低）。给出地址分配和片选逻辑。例例.计算容量和芯片数计算容量和芯片数ROMROM区：区：2KB 2KB RAMRAM区：区：3KB 3KB 存储空间分配：存储空间分配：2.2.地址分配与片选逻辑地址分配与片选逻辑先安排大容量芯片（放地址先安排大容量芯片（放地址低端），再安排小容量芯片。低端），再安排小容量芯片。便于拟定片选逻辑。便于拟定片选逻辑。共共3 3片片 56A A1515A A1414A A1313A A1212A A1111A A1010A A9 9A A0 00 0 0 0 0 0 0 0 0 0 0 0 0 00

49、0 0 0 0 1 0 0 0 0 0 1 1 1 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0低位地址分配给芯片，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑2K2K2K2K1K1KA10A10A0A0A10A10A0A0A9A9A0A0CS0CS0CS1CS1CS2CS2A A1212A A1111A A1212A

50、A1111A A1212A A11115KB5KB需需1313位地位地址寻址寻址：址：ROMROMA12A12A0A064KB64KB1K1K2K2K2K2KRAMRAMA A1010A A1515A A1414A A1313为全为全0 057http:/ cache cache基本原理基本原理1.cache1.cache的功能的功能(1) (1) 程序访问的局部性程序访问的局部性 程序地址的分布是连续的，加上循环程序段和子程程序地址的分布是连续的，加上循环程序段和子程序段要重序段要重 复执行多次，因此，对程序地址的访问具有相对集复执行多次，因此，对程序地址的访问具有相对集中的倾向。中的倾向。

51、 数据分布的这种集中倾向不如指令明显，但对数组数据分布的这种集中倾向不如指令明显，但对数组的存储和的存储和 访问以及工作单元的选择都可以使存储器地址相对访问以及工作单元的选择都可以使存储器地址相对集中。集中。 这种对局部范围的存储器地址频繁访问，而对此范这种对局部范围的存储器地址频繁访问，而对此范围以外的围以外的地址则访问甚少的现象就称为地址则访问甚少的现象就称为程序访问的局部性。程序访问的局部性。 根据局部性原理，可以在主存和根据局部性原理，可以在主存和CPU之间设置一个之间设置一个高速高速的的容量相对较小容量相对较小的存储器，如果当前正在执行的程序和数据存放在这个存储器中，在程的存储器，如

52、果当前正在执行的程序和数据存放在这个存储器中，在程序运行时，不必从主存储器取指令和取数据，只需访问这个高速存储器，序运行时，不必从主存储器取指令和取数据，只需访问这个高速存储器，以提高程序运行速度。这个存储器称作高速缓冲存储器以提高程序运行速度。这个存储器称作高速缓冲存储器Cache。 Cache由高速的由高速的SRAM组成组成，它的工作速度数倍于主存，全部功能由硬它的工作速度数倍于主存，全部功能由硬件实现，并且对程序员是透明的。件实现，并且对程序员是透明的。(2) Cache(2) Cache设置的目的设置的目的 cache cache基本原理基本原理2.cache/2.cache/主存存储

53、空间的基本结构主存存储空间的基本结构主存块号主存块号主存储器主存储器 0 01 1字块字块B Bn-1n-1字块字块0 0字块字块1 1. .2 2s s-1-1字块字块0 0字块字块1 1字块字块L Lm-1m-1 . .标记标记CacheCache0 01 12 2r r-1-1主存块号主存块号块内地址块内地址主存地址主存地址w w位位s s位位l位位n n块块k k个字个字块号块号块内地址块内地址CacheCache地址地址r r位位w w位位k k个字个字m m块块 cache cache基本原理基本原理(1) 分分块块主存主存 设主存有设主存有2l个单元，地址码为个单元，地址码为l位

54、，将主存分成位，将主存分成n块，每块有块，每块有k个字节，个字节， 则：主存地址分成两段：高则：主存地址分成两段：高s位表示主存的块地址，低位表示主存的块地址，低w位表示块内地址，位表示块内地址， n=2s为主存的块数；为主存的块数；k=2w 为块长（块的大小）。为块长（块的大小）。CacheCache cache地址也分成两段：地址也分成两段： 高高r位表示位表示cache的块地址，的块地址， 低低w位表示块内地址，位表示块内地址， m=2r 为为cache的块数的块数; k=2w 为块长。为块长。 m远小于远小于n，但块长一样。，但块长一样。 cache cache基本原理基本原理主主z

55、z存块号存块号块内地址块内地址主存地址主存地址w w位位s s位位l位位n n块块k k个字个字块号块号块内地址块内地址CacheCache地址地址r r位位w w位位k k个字个字m m块块 Cache 由同样大小的块组成，由于其容由同样大小的块组成，由于其容量小，所以块的数目小得多，主存中只有量小，所以块的数目小得多，主存中只有一小部分块的内容可存放在一小部分块的内容可存放在Cache中。中。 由于由于Cache的块数远小于主存的块数，因此一个的块数远小于主存的块数，因此一个Cache不能唯一地、永久不能唯一地、永久地只对应一个贮存块，在地只对应一个贮存块，在Cache中，每一块外加有一个

56、标记，指明它是主存中，每一块外加有一个标记，指明它是主存的哪一块的副本的哪一块的副本(拷贝拷贝)，所以该标记的内容相当于主存中块的编号。，所以该标记的内容相当于主存中块的编号。 cache cache基本原理基本原理(2) 标标记记主存地址主存地址块号块号块内地址块内地址r r位位w w位位m块块k个字个字标记标记t t位位s s位位Cache地址地址主存块号主存块号块内地址块内地址w w位位s s位位l位位n n块块k k个字个字 cache cache基本原理基本原理3.cache3.cache的基本结构的基本结构它由它由cache存储体、地址映象变换机构、存储体、地址映象变换机构、cac

57、he替换机构几大模块组成。替换机构几大模块组成。(2)(2)当比较结果不相等时，说明需要的数据尚未调入当比较结果不相等时，说明需要的数据尚未调入Cache，那，那 么就要把么就要把该数据所在的整个字块从主存一次调进来该数据所在的整个字块从主存一次调进来。 前一种情况称为访问前一种情况称为访问Cache命中，后一种情况称为访问命中，后一种情况称为访问Cache不命中。不命中。4.cache4.cache的命中的命中 任何时候都有一些主存块处在任何时候都有一些主存块处在CacheCache中。中。 当当CPU发出读请求时，将主存地址发出读请求时，将主存地址s位（或位（或s位中的一部分）与位中的一部

58、分）与Cache某块某块 的标记相比较，根据其比较结果是否相等而区分出两种情况：的标记相比较，根据其比较结果是否相等而区分出两种情况： (1)(1)当比较结果相等时，说明需要的数据已在当比较结果相等时，说明需要的数据已在Cache中，那么直接访问中，那么直接访问 Cache就行了，在就行了，在CPU与与Cache之间，通常一次传送一个字；之间，通常一次传送一个字； cache cache基本原理基本原理5.cache5.cache的命中率的命中率 命中率命中率指指CPU所要访问的信息在所要访问的信息在Cache中的比率；中的比率； 而将所要访问的信息不在而将所要访问的信息不在Cache中的比率

59、称为中的比率称为失效率失效率。 增加增加cache的目的，就是在性能上使主存的平均读出时间尽的目的，就是在性能上使主存的平均读出时间尽 可能接近可能接近cache的读出时间。因此的读出时间。因此, cache的命中率应接近于的命中率应接近于1。 由于程序访问的局部性由于程序访问的局部性 ，这是可能的。，这是可能的。 在一个程序执行期间：在一个程序执行期间： 设设Nc表示表示cache完成存取的总次数，完成存取的总次数， Nm表示主存完成存取的总次数，表示主存完成存取的总次数， h定义为命中率，则有：定义为命中率，则有： cache cache基本原理基本原理若若 tc表示命中时的表示命中时的c

60、ache访问时间，访问时间， tm表示未命中时的主存访问时间，表示未命中时的主存访问时间， 1-h表示未命中率，表示未命中率，则则cache/主存系统主存系统的平均访问时间的平均访问时间ta为：为：ta=htc+(1-h)tm我们追求的目标是：我们追求的目标是： 以较小的硬件代价使以较小的硬件代价使cache/主存系统主存系统的平均的平均访问访问时间时间ta越接近越接近tc越好。越好。 cache cache基本原理基本原理设设 r=tm/tc表示主存慢于表示主存慢于cache的倍率的倍率, e表示访问效率，则有表示访问效率，则有: 为提高访问效率：为提高访问效率： 命中率命中率h越接近越接近