半导体名词解释

1、-1.何谓PIE? PIE的主要工作是什幺? 答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进展改善, 确保产品的良率yield稳定良好。2.200mm，300mm Wafer 代表何意义? 答：8吋硅片(wafer)直径为 200mm , 直径为 300mm硅片即12吋.3.目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺.未来的Fab4(四厂)采用多少mm的wafer工艺. 答：当前13厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。未来厂工艺wafer将使用300mm(12英寸

2、)。4.我们为何需要300mm? 答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位本钱降低 200300 面积增加2.25倍,芯片数目约增加2.5倍5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义. 答：是指工厂的工艺能力可以到达0.13 um的栅极线宽。当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。6.从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义. 答：栅极线的宽该尺寸的大小代表半导体工艺水平的上下做的越小时，

3、工艺的难度便相对提高。从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。7.一般的硅片(wafer)基材(substrate)可区分为N,P两种类型type,何谓 N, P-type wafer? 答：N-type wafer 是指掺杂 negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂 positive 元素(3价电荷元素, 例如：B、In)的硅片。8. 工厂中硅片wafer的制造过程可分哪几个工艺过程(module). 答：主要有四个局部：D

4、IFF扩散、TF(薄膜)、PHOTO光刻、ETCH刻蚀。其中DIFF又包括FURNACE(炉管)、WET(湿刻)、IMP(离子 注入)、RTP(快速热处理)。TF包括PVD(物理气相淀积)、CVD(化学气相淀积) 、CMP(化学机械研磨)。硅片的制造就是依据客户的要求，不断的在不同工艺过程module间重复进展的生产过程，最后再利用电性的测试，确保产品良好。9.一般硅片的制造常以几P几M 及光罩层数(mask layer)来代表硅片工艺的时间长短，请问几P几M及光罩层数(mask layer)代表什幺意义. 答：几P几M代表硅片的制造有几层的Poly(多晶硅)和几层的metal(金属导线).一

5、般0.15um 的逻辑产品为1P6M( 1层的Poly和6层的metal)。而光罩层数mask layer代表硅片的制造必需经过几次的PHOTO光刻.10. Wafer下线的第一道步骤是形成start o*ide 和zero layer? 其中start o*ide 的目的是为何. 答：不希望有机成分的光刻胶直接碰触Si 外表。在laser刻号过程中,亦可防止被产生的粉尘污染。11. 为何需要zero layer? 答：芯片的工艺由许多不同层次堆栈而成的, 各层次之间以zero layer当做对准的基准。12. Laser mark是什幺用途? Wafer ID 又代表什幺意义? 答：Lase

6、r mark 是用来刻wafer ID, Wafer ID 就如同硅片的一样,一个ID代表一片硅片的身份。 13. 一般硅片的制造(wafer process)过程包含哪些主要局部. 答：前段frontend-元器件(device)的制造过程。后段backend-金属导线的连接及护层passivation14. 前段frontend的工艺大致可区分为那些部份? 答：STI的形成(定义AA区域及器件间的隔离)阱区离子注入well implant用以调整电性栅极(poly gate)的形成源/漏极source/drain的形成硅化物(salicide)的形成15. STI 是什幺的缩写? 为何需要

7、STI? 答：STI: Shallow Trench Isolation(浅沟道隔离)，STI可以当做两个组件device间的阻隔, 防止两个组件间的短路.16. AA 是哪两个字的缩写? 简单说明 AA 的用途? 答：Active Area, 即有源区，是用来建立晶体管主体的位置所在，在其上形成源、漏和栅极。两个AA区之间便是以STI来做隔离的。17. 在STI的刻蚀工艺过程中，要注意哪些工艺参数. 答：STI etch刻蚀的角度；STI etch 的深度；STI etch 后的CD尺寸大小控制。(CD control, CD=critical dimension)18. 在STI 的形成步

8、骤中有一道liner o*ide线形氧化层, liner o*ide 的特性功能为何. 答：Liner o*ide 为1100C, 120 min 高温炉管形成的氧化层，其功能为：修补进STI etch 造成的基材损伤；将STI etch 造成的etch 尖角给于圆化( corner rounding)。19. 一般的阱区离子注入调整电性可分为那三道步骤? 功能为何. 答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电子特性，一般包含下面几道步骤：Well Implant ：形成N,P 阱区；Channel Implant：防止源/漏极间的漏电；Vt Implant：调整Vt阈

9、值电压。20. 一般的离子注入层次Implant layer工艺制造可分为那几道步骤? 答：一般包含下面几道步骤：光刻(Photo)及图形的形成；离子注入调整；离子注入完后的ash (plasma(等离子体)清洗)光刻胶去除PR strip21. Poly多晶硅栅极形成的步骤大致可分为那些? 答：Gate o*ide(栅极氧化层)的沉积；Poly film的沉积及SiON(在光刻中作为抗反射层的物质)的沉积；Poly 图形的形成(Photo)；Poly及SiON的Etch；Etch完后的ash( plasma(等离子体)清洗)及光刻胶去除PR strip；Poly的Re-o*idation二次

10、氧化。22. Poly多晶硅栅极的刻蚀(etch)要注意哪些地方. 答：Poly 的CD(尺寸大小控制；防止Gate o*ie 被蚀刻掉，造成基材substrate受损.23. 何谓 Gate o*ide (栅极氧化层)? 答：用来当器件的介电层，利用不同厚度的 gate o*ide ,可调节栅极电压对不同器件进展开关24. 源/漏极(source/drain)的形成步骤可分为那些? 答：LDD的离子注入Implant；Spacer的形成；N+/P+IMP高浓度源/漏极(S/D)注入及快速热处理(RTA：Rapid Thermal Anneal)。25. LDD是什幺的缩写? 用途为何? 答：

11、LDD: Lightly Doped Drain. LDD是使用较低浓度的源/漏极, 以防止组件产生热载子效应的一项工艺。26. 何谓 Hot carrier effect (热载流子效应)? 答：在线寛小于0.5um以下时, 因为源/漏极间的高浓度所产生的高电场,导致载流子在移动时被加速产生热载子效应, 此热载子效应会对gate o*ide造成破坏, 造成组件损伤。27. 何谓Spacer? Spacer蚀刻时要注意哪些地方. 答：在栅极(Poly)的两旁用dielectric介电质形成的侧壁，主要由O*/SiN/O*组成。蚀刻spacer 时要注意其CD大小，profile(剖面轮廓)，及

12、remain o*ide(残留氧化层的厚度)28. Spacer的主要功能? 答：使高浓度的源/漏极与栅极间产生一段LDD区域;作为Contact Etch时栅极的保护层。29. 为何在离子注入后, 需要热处理( Thermal Anneal)的工艺? 答：为恢复经离子注入后造成的芯片外表损伤;使注入离子扩散至适当的深度;使注入离子移动到适当的晶格位置。30. SAB是什幺的缩写? 目的为何. 答：SAB：Salicide block, 用于保护硅片外表，在RPO (Resist Protect O*ide) 的保护下硅片不与其它Ti, Co形成硅化物(salicide)31. 简单说明SAB

13、工艺的流层中要注意哪些? 答：SAB 光刻后photo，刻蚀后(etch)的图案特别是小块区域。要确定有完整的包覆block住必需被包覆block的地方。remain o*ide (残留氧化层的厚度)。 32. 何谓硅化物( salicide)? 答：Si 与 Ti 或 Co 形成 TiSi* 或 CoSi*, 一般来说是用来降低接触电阻值Rs, Rc。33. 硅化物(salicide)的形成步骤主要可分为哪些? 答：Co(或Ti)+TiN的沉积；第一次RTA快速热处理来形成Salicide。将未反响的Co(Ti)以化学酸去除。第二次RTA (用来形成Ti的晶相转化, 降低其阻值)。34. M

14、OS器件的主要特性是什幺. 答：它主要是通过栅极电压Vg来控制源，漏极(S/D)之间电流，实现其开关特性。35. 我们一般用哪些参数来评价device的特性. 答：主要有Idsat、Ioff、Vt、Vbk(breakdown)、Rs、Rc；一般要求Idsat、Vbk (breakdown)值尽量大， Ioff、Rc尽量小，Vt、Rs尽量接近设计值.36. 什幺是Idsat?Idsat 代表什幺意义. 答：饱和电流。也就是在栅压(Vg)一定时，源/漏(Source/Drain)之间流动的最大电流.37. 在工艺制作过程中哪些工艺可以影响到Idsat? 答：Poly CD(多晶硅尺寸)、Gate

15、o*ide Thk(栅氧化层厚度)、AA(有源区)宽度、Vt imp.条件、LDD imp.条件、N+/P+ imp. 条件。38. 什幺是Vt? Vt 代表什幺意义. 答：阈值电压Threshold Voltage，就是产生强反转所需的最小电压。当栅极电压Vg<Vt时, MOS处于关的状态，而Vg=Vt时，源/漏之间便产生导电沟道，MOS处于开的状态。39. 在工艺制作过程中哪些工艺可以影响到Vt? 答：Poly CD、Gate o*ide Thk. (栅氧化层厚度)、AA(有源区)宽度及Vt imp.条件。40. 什幺是Ioff? Ioff小有什幺好处 答：关态电流，Vg=0时的源、

16、漏级之间的电流，一般要求此电流值越小越好。Ioff越小, 表示栅极的控制能力愈好, 可以防止不必要的漏电流(省电)。41. 什幺是 device breakdown voltage? 答：指崩溃电压击穿电压，在 Vg=Vs=0时，Vd所能承受的最大电压，当Vd大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。在器件越做越小的情况下，这种情形会将会越来越严重。42. 何谓ILD? IMD? 其目的为何. 答： ILD ：Inter Layer Dielectric, 是用来做device 与 第一层metal 的隔离isolation，而IMD：Inter Metal Dielectric，

17、是用来做metal 与 metal 的隔离isolation.要注意ILD及IMD在CMP后的厚度控制。43. 一般介电层ILD的形成由那些层次组成. 答： SiON层沉积(用来防止上层B,P渗入器件)； BPSG掺有硼、磷的硅玻璃层沉积； PETEOS等离子体增强正硅酸乙脂层沉积；最后再经ILD O*ide CMP(SiO2的化学机械研磨)来做平坦化。44. 一般介电层IMD的形成由那些层次组成. 答： SRO层沉积(用来防止上层的氟离子往下渗入器件)； HDP-FSG掺有氟离子的硅玻璃层沉积; PE-FSG等离子体增强,掺有氟离子的硅玻璃层沉积；使用FSG的目的是用来降低dielectri

18、c k值, 减低金属层间的寄生电容。最后再经IMD O*ide CMP(SiO2的化学机械研磨)来做平坦化。45. 简单说明Contact(CT)的形成步骤有那些? 答：Contact是指器件与金属线连接局部，分布在poly、AA上。 Contact的Photo光刻； Contact的Etch及光刻胶去除(ash & PR strip)； Glue layer粘合层的沉积； CVD W钨的沉积 W-CMP 。46. Glue layer粘合层的沉积所处的位置、成分、薄膜沉积方法是什幺. 答：因为W较难附着在Salicide上,所以必须先沉积只Glue layer再沉积WGlue lay

19、er是为了增强粘合性而参加的一层。主要在salicide与W(CT)、W(VIA)与metal之间, 其成分为Ti和TiN, 分别采用PVD 和CVD方式制作。47. 为何各金属层之间的连接大多都是采用CVD的W-plug(钨插塞)? 答： 因为W有较低的电阻； W有较佳的step coverage(阶梯覆盖能力)。48. 一般金属层(metal layer)的形成工艺是采用哪种方式?大致可分为那些步骤? 答： PVD (物理气相淀积) Metal film 沉积 光刻(Photo)及图形的形成； Metal film etch 及plasma(等离子体)清洗此步驺为连序工艺，在同一个机台完成

20、，其目的在防止金属腐蚀 Solvent光刻胶去除。49. Top metal和inter metal的厚度，线宽有何不同? 答：Top metal通常要比inter metal厚得多，0.18um工艺中inter metal为4KA,而top metal要8KA.主要是因为top metal直接与外部电路相接，所承受负载较大。一般top metal 的线宽也比 inter metal宽些。50. 在量测Contact /Via是指metal与metal之间的连接的接触窗开的好不好时, 我们是利用什幺电性参数来得知的? 答：通过Contact 或Via的 Rc值，Rc值越高，代表接触窗的电阻越大

21、, 一般来说我们希望Rc 是越小越好的。 51. 什幺是Rc? Rc代表什幺意义. 答：接触窗电阻，具体指金属和半导体contact或金属和金属(via)，在相接触时在节处所形成的电阻，一般要求此电阻越小越好。52. 影响Contact (CT) Rc的主要原因可能有哪些? 答：ILD CMP 的厚度是否异常；CT 的CD大小；CT 的刻蚀过程是否正常；接触底材的质量或浓度Salicide，non-salicide)；CT的glue layer粘合层形成；CT的W-plug。53. 在量测Poly/metal导线的特性时, 是利用什幺电性参数得知? 答：可由电性量测所得的spacing &am

22、p; Rs 值来表现导线是否异常。54. 什幺是spacing?如何量测? 答：在电性测量中，给一条线(poly or metal)加一定电压，测量与此线相邻但不相交的另外一线的电流，此电流越小越好。当电流偏大时代表导线间可能发生短路的现象。55. 什幺是 Rs? 答：片电阻单位面积、单位长度的电阻，用来量测导线的导电情况如何。一般可以量测的为 AA(N+,P+), poly & metal.56. 影响Rs有那些工艺? 答： 导线lineAA, poly & metal的尺寸大小。(CD=critical dimension) 导线linepoly & metal的厚

23、度。 导线line (AA, poly & metal) 的本身电导性。在AA, poly line 时可能为注入离子的剂量有关57. 一般护层的构造是由哪三层组成? 答： HDP O*ide(高浓度等离子体二氧化硅) SRO O*ideSilicon rich o*ygen富氧二氧化硅 SiN O*ide58. 护层的功能是什幺? 答：使用o*ide或SiN层, 用来保护下层的线路，以防止与外界的水汽、空气相接触而造成电路损害。59. Alloy 的目的为何? 答： Release 各层间的stress应力，形成良好的层与层之间的接触面 降低层与层接触面之间的电阻。60. 工艺流程完

24、毕后有一步骤为WAT，其目的为何? 答：WAT(wafer acceptance test), 是在工艺流程完毕后对芯片做的电性测量，用来检验各段工艺流程是否符合标准。前段所讲电学参数Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc就是在此步骤完成61. WAT电性测试的主要工程有那些? 答： 器件特性测试； Contact resistant (Rc)； Sheet resistant (Rs)； Break down test； 电容测试； Isolation (spacing test)。62. 什么是WAT Watch系统? 它有什么功能? 答：Watch

25、系统提供PIE工程师一个工具, 来针对不同WAT测试工程,设置不同的栏住产品及发出Warning警告标准, 能使PIE工程师早期发现工艺上的问题。63. 什么是PCM SPEC? 答：PCM (Process control monitor) SPEC广义而言是指芯片制造过程中所有工艺量测工程的规格,狭义而言则是指WAT测试参数的规格。64. 当WAT量测到异常是要如何处理? 答： 查看WAT机台是否异常,假设有则重测之 利用手动机台Double confirm 检查产品是在工艺流程制作上是否有异常记录 切片检查65. 什么是EN? EN有何功能或用途? 答：由CE发出,详记关于*一产品的相关

26、信息(包括Technology ID, Reticle and some split condition ETC.) 或是客户要求的事项 (包括HOLD, Split, Bank, Run to plete, Package.), 根据EN提供信息我们才可以建立Process flow及处理此产品的相关动作。66. PIE工程师每天来公司需要Check哪些工程(开门五件事)? 答： Check MES系统, 观察自己Lot情况 处理in line hold lot.(defect, process, WAT) 分析汇总相关产品in line数据.(raw data & SPC) 分析汇

27、总相关产品CP test结果 参加晨会, 汇报相关产品信息67. WAT工程师每天来公司需要Check哪些工程(开门五件事)? 答： 检查WAT机台Status 检查及处理WAT hold lot 检查前一天的retest wafer及量测是否有异常 是否有新产品要到WAT 交接事项68. BR工程师每天来公司需要Check哪些工程(开门五件事)? 答： Pass down Review urgent case status Check MES issues which reported by module and line Review documentation Review task s

28、tatus69. ROM是什幺的缩写? 答：ROM: Read only memory唯读存储器70. 何谓YE? 答：Yield Enhancement 良率改善71. YE在FAB中所扮演的角色. 答：针对工艺中产生缺陷的成因进展追踪，数据收集与分析，改善评估等工作。进而与相关工程部门工程师合作提出改善方案并作效果评估。72. YE工程师的主要任务. 答： 降低突发性异常状况。(E*cursion reduction) 改善常态性缺陷状况。(Base line defect improvement)73. 如何reduce e*cursion? 答：有效监控各生产机台及工艺上的缺陷现况,

29、defect level异常升高时迅速予以查明，并协助异常排除与防止再发。74. 如何improve base line defect? 答：藉由分析产品失效或线上缺陷监控等资料，而开掘重点改善目标。持续不断推动机台与工艺缺陷改善活动，降低defect level使产品良率于稳定中不断提升75. YE 工程师的主要工作容. 答： 负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推动。 评估并建立各项缺陷监控(monitor)与分析系统。 开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能力。 协助module建立off-line defect monitor system, 以有效反

30、响生产机台状况。76. 何谓Defect? 答：Wafer上存在的有形污染与不完美，包括 Wafer上的物理性异物如：微尘，工艺残留物，不正常反响生成物。 化学性污染如：残留化学药品，有机溶剂。 图案缺陷如：Photo或etch造成的异常成象，机械性刮伤变形，厚度不均匀造成的颜色异常。 Wafer本身或制造过程中引起的晶格缺陷。77. Defect的来源. 答： 素材本身：包括wafer,气体，纯水，化学药品。 外在环境：包含干净室，传送系统与程序。 操作人员：包含无尘衣，手套。 设备零件老化与制程反响中所产生的副生成物。78. Defect的种类依掉落位置区分可分为? 答： Random d

31、efect : defect分布很散乱 cluster defect : defect集中在*一区域 Repeating defect : defect重复出现在同一区域79. 依对良率的影响Defect可分为? 答： Killer defect =>对良率有影响 Non-Killer defect =>不会对良率造成影响 Nuisance defect =>因颜色异常或film grain造成的defect,对良率亦无影响80. YE一般的工作流程? 答： Inspection tool扫描wafer 将defect data传至YMS 检查defect增加数是否超出规格

32、假设超出规格则将wafer送到review station review 确认defect来源并通知相关单位一同解决81. YE是利用何种方法找出缺陷(defect)? 答：缺陷扫描机 (defect inspection tool)以图像比对的方式来找出defect.并产出defect result file.82. Defect result file包含那些信息? 答： Defect大小 位置,坐标 Defect map83. Defect Inspection tool 有哪些型式. 答：Bright field & Dark Field84. 何谓 Bright field? 答：接收反射光讯号的缺陷扫描机85. 何谓 Dark field? 答：接收散射光讯号的缺陷扫描机86. Bright field 与 Dark field 何者扫描速度较快? 答：Dark field87. Bright field 与 Dark field 何者灵敏度较好? 答：Bright field88. Review tool 有哪几种. 答：Optical review tool 和 SEM review tool.89. 何