数字频率计2015

1、数字频率计数字频率计数字频率计的PLD设计PLD 设计基础频率计方案设计数字频率计数字频率计 PART I PART I 可编程逻辑器件的电路结构可编程逻辑器件的电路结构 PART II 可编程逻辑器件的开发 PART III VHDL硬件描述语言 PLD 设计基础可编程逻辑器件PLDProgrammable Logic Device数字频率计数字频率计1.1 1.1 逻辑函数逻辑函数Z Z的门电路综合的门电路综合1 1 可编程与阵列与或阵列可编程与阵列与或阵列例1：已知一位半加器的输出为iiiiiiiiSABA BCAB， 实现方法1：用二输入端异或门和二输入端与门 实现方法2：用二输入端与

2、非门 实现方法3：用二输入端或非门iiiiiiiiiiSA AB B ABCAB，iiiiiiiiSABABCAB，数字频率计数字频率计121,ZA C A B CZA B C 例：l 总共2个与项l 总共2个输出 需设计2个与门 需设计2个或门12,PPA CA B C12221,PZPZP1.21.2可编程与或阵列可编程与或阵列数字频率计数字频率计1.31.3逻辑函数逻辑函数Z Z的的LUTLUT（Look Up TableLook Up Table）实现）实现例:用SRAM将4位二进制码转换为格雷码Z的4位二进制码当作SRAM的低4位地址输入Z的4位格雷码输出对应SRAM的4位数据输出Z

3、的真值表存储在SRAM中4X4SRAMA3A2A1A0D3D2D1D0Z3Z2Z1Z0B3B2B1B0数字频率计数字频率计1.4 PLD1.4 PLD编程工艺编程工艺l （反）熔丝型工艺（OTP）l E2PROM或FrAsh 工艺l SRAM工艺（掉电数据丢失）16*1SRAM(LUT)编程次数有限一次可编程OTP编程次数不限(LUT)例，4变量输入1个输出用4*1容量SRAM实现数字频率计数字频率计2.12.1低密度低密度PLDPLD器件的结构器件的结构 *低密度PLD一般指20个以内IO脚的PLD器件*l 输入电路：缓冲和反相器l 输出电路：三态输出寄存器输出宏模块输出2 2 低密度低密度

4、PLDPLD器件器件数字频率计数字频率计 & & & & & & & & 1 2 3 4 5 6 7 8 9 11 1 11 11 11 11 11 11 11 1 1 1 1 1 1 1 19 18 17 16 15 14 13 12 11 1 1 1 1 1 1 1 1 例1：组合型PLD器件PAL10H的结构与项最多包含24个变量，共64与项8个输出由8个8输入或项组成16个输入（8个反馈）组成与陈列数字频率计数字频率计 & & & & & & & & 1 2

5、3 4 5 6 7 8 9 1 1 1 1 1 1 1 1 1 19 1 12 1 1 1 1 1 1 1 1 1 11 1 Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 1 13 1 14 1 15 1 16 1 18 1 17 1 1 1 1 1 1 1 1 D1 D1 D1 D1 D1 D1 D1 D1 C1 C1 C1 C1 C1 C1 C1 C18个输出由8个8输入或项组成17个输入（8个反馈）的与陈列例2：时序型PLD器件PAL16R8的结构与项最多包含25个变量，共64与项数字频率计数字频率计n 逻辑宏单元OLMC8个输出由8个8输入宏模块组成17个输入（8个反

6、馈）的与陈列例3：混合型PLD器件GAL16V8的结构与项最多包含25个变量，共64与项数字频率计数字频率计3.1 3.1 高密度可编程逻辑器件的框架高密度可编程逻辑器件的框架l输入输出单元l基本逻辑功能块l互连资源l其它资源边界扫描电路PLL锁相环电路硬件乘法器.3 3 高密度可编程逻辑器件高密度可编程逻辑器件数字频率计数字频率计 CPLD和FPGA器件结构比较BLBBLBBLBBLBBLBBLBBLBBLB连线资源BLBBLBBLBBLBBLBlCPLD基本逻辑块规模比较大lFPGA内部包含触发器远多于CPLD，FPGA更适合设计时序电路lFPGA常采用SRAM工艺，CPLD采用E2PRO

7、M工艺 数字频率计数字频率计例，ispLSI1016在PLD器件的结构 数字频率计数字频率计例，XILINX FPGA框架结构数字频率计数字频率计3.2 3.2 高密度高密度PLDPLD器件的器件的 I/OI/O单元单元 lIO引脚数：44560l专用输入引脚-电源，编程引脚，时钟和专用信号 l绝大多数引脚可编程成输入或输出l三态门，多路选择器，lIO单元包含输入寄存器或输出寄存器数字频率计数字频率计I/O单元的各种配置 PinPin I/O D QLEPinPinD Q PinPinD Q I/O (a)输入缓冲单元(b)输出缓冲单元(c)双向I/O单元(d)锁存输入单元I/O时钟I/O时钟

8、(f)寄存器输入单元(e)输出反向缓冲单元(h)带寄存器输入的双向I/O单元I/O时钟(g)带三态使能的输出缓冲单元数字频率计数字频率计3.2 3.2 高密度高密度PLDPLD器件的基本逻辑单元器件的基本逻辑单元BLB BLB n BLB器件内部实现逻辑功能最小单位 GLBLATTICE通用逻辑阵列块 LE ALTERA逻辑元素 CLB XILINX可配置逻辑块 规模大，设计方便，器件资源利用率不易控制 规模小，设计灵活资源利用率高，单元间互连复杂n BLB规模或粒度粗细数字频率计数字频率计18个输入的与陈列20个与项4个输出可配置的宏单元例，GLBLATTICE通用逻辑阵列块数字频率计数字频

9、率计例，XC4000E可配置逻辑块CLB 11YQYXQXG4G3G1G2F4F3F2F1CLKC4.C1H1H2/DINH0/SRECDINFGHDINFGHHFGHSDDQECRDSDDQECRDS/RS/RCOCindownCOCinup快速进位逻辑电路逻辑函数发生器G逻辑函数发生器F逻辑函数发生器HFGH2组4*1的LUT2个输出输出宏单元可配置辅助输入、输出数字频率计数字频率计3.3 3.3 高密度高密度PLDPLD器件的互连资源器件的互连资源PI PI 将各BLB局部逻辑功能互连构成复杂数字系统 将BLB的输入/输出连接至具体的I/O单元 各BLB之间的连通性 连线延时尽量短n 功

10、能：n 指标：数字频率计数字频率计例，LATTICE输出互连资源 0 1 2 3A0 0 1 2 3A1 0 1 2 3A2 0 1 2 3A3 0 1 2 3A4 0 1 2 3A5 0 1 2 3A6 0 1 2 3A7I/OI/O01I/OI/O23I/OI/O45I/OI/O67I/OI/O89I/OI/O1011I/OI/O1213I/OI/O141516ORP至GRP数字频率计数字频率计例，XC4000E系列器件的可配置连线资源 数字频率计数字频率计3.3 3.3 高密度高密度PLDPLD器件的其它资源器件的其它资源 锁相环PLL 硬件乘法器 半导体存储器 处理器MCU或DSP数字

11、频率计数字频率计4 4 其它其它n开发PLD器件时需要对PLD的硬件结构了解多少？PLD设计主要专注逻辑设计，芯片选择可通过反复适配完成对PLD硬件结构了解要求远低于MCU或其它处理器应用MCU处理器类芯片，编写驱动要了解硬件结构PLD功能适配可由 EDA软件自动完成数字频率计数字频率计PLD器件主要生产厂商器件主要生产厂商AlteraLattice X数字频率计数字频率计 PART I 可编程逻辑器件的电路结构 PART II 可编程逻辑器件的开发 PART III VHDL硬件描述语言数字频率计数字频率计逻辑设计输入逻辑设计输入:HDL源文源文件件;原理图原理图;状态转移图等状态转移图等逻

12、辑优化和综合逻辑优化和综合逻辑功能仿真逻辑功能仿真布线或适配布线或适配生成逻辑设计的生成逻辑设计的网表文件网表文件定时仿真定时仿真形成下载文件形成下载文件下载和硬件测试下载和硬件测试前端设计前端设计后端设计后端设计1 PLD1 PLD器件开发流程器件开发流程数字频率计数字频率计n 前端设计n 后端设计 设计与器件无关，最终形成门级网表 类似于模拟电路中的原理图SCH设计 设计与器件有关，最终形成对应的硬件逻辑电路 类似于模拟电路中的制版图PCB设计n 设计工作量 一般PLD设计的99%的工作集中在前端设计数字频率计数字频率计2 2 前端设计前端设计 逻辑设计功能输入逻辑设计功能输入 逻辑优化和

13、门级综合 逻辑功能仿真 生成逻辑设计的门级综合网表文件 逻辑设计仿真测试输入n 前端设计结果 编写逻辑设计输入n 前端设计主要任务 编写仿真测试输入n 前端设计内容数字频率计数字频率计2.1 2.1 逻辑设计功能输入逻辑设计功能输入n 硬件描述语言源文件VHDL ,VERILOG HDLn 原理图SCHMATICn 状态转换图n 波形文件 图示化的功能描述比较直观 标准化程度高，移植性好 通常在顶层设计中采用 无法移植至其它开发软件数字频率计数字频率计2.2 2.2 逻辑设计仿真测试输入逻辑设计仿真测试输入n 硬件描述语言源文件VHDL ,VERILOG HDLn 波形文件 移植性好 可以生成

14、各种复杂的测试样例 完全仿真的仿真测试源文件编写较复杂 直观，方便 只能生成简单、常用的测试样例数字频率计数字频率计3 3 后端设计后端设计* * 逻辑设计映射成实际数字电路：PCB布线或适配 生成与逻辑设计对应的可下载文件 逻辑设计定时仿真n 后端设计结果 选择适合的PLD器件，调用布线工具映射设计n 后端设计主要任务 锁定PLD器件的输入、输出引脚考虑实际门延时后的输出响应，计算最高工作频率 生成下载映射结果文件n 后端设计内容数字频率计数字频率计3 PLD3 PLD器件开发的集成器件开发的集成EDAEDA软件软件n Xilinx: Foundation series,ISEISEn Al

15、tera: MAX+PLUSII , QuartusIIQuartusIIn Lattice:ispSynario, ispDesignEXPERT, , ispLeverispLever数字频率计数字频率计4 PLD4 PLD器件的编程或配置器件的编程或配置4 .1 CPLD4 .1 CPLD器件的编程器件的编程l CPLD器件一般采用E2PROM编程工艺l 存储开关信息的E2PROM内嵌在CPLD芯片内部l 编程过程PC端编程软件硬件编程下载器 CPLD芯片JTAG接口USB接口 基于E2PROM的非易失性，一旦编程CPLD功能便固定 E2PROM编程（写入）次数有限数字频率计数字频率计4

16、 .2 FPGA4 .2 FPGA器件的配置器件的配置n FPGA器件一般采用SRAM编程工艺n 基于SRAM掉电信息随机，每次上电需首先配置内部SRAMn FPGA支持逻辑功能的配置模式 通过外部并行E2PROM配置 通过外部串行E2PROM配置(下载文件预先写入) 外部MCU通过主机接口配置 PC端+硬件下载器通过JTAG口配置（次数不限）数字频率计数字频率计 PART I 可编程逻辑器件的电路结构 PART II 可编程逻辑器件的开发 PART III VHDL硬件描述语言数字频率计数字频率计1 HDL语言概述 Verilog 语言Verilog HDL13641995 标准 VHDL

17、语言IEEE10761993 标准n 硬件描述语言HDL（Hardware Description Language） 用语言描述逻辑功能 语言描述体与实际的逻辑电路具有对应关系n 常用HDL 语言数字频率计数字频率计C语言：z1= a&b; PCz2=a#b; PC+1VHDL语言：z1= a and b;z2=a or b; 1.1 HDL1.1 HDL语言与语言与C C语言的比较语言的比较n 语言描述与逻辑电路对应语言描述与逻辑电路对应n 具有并发特性具有并发特性例1，C语言描述与HDL描述比较数字频率计数字频率计n 语言描述与逻辑电路对应语言描述与逻辑电路对应n 具有并发特性具

18、有并发特性C语言：If(c=1) z1=a & b;Else z1= a # b;VHDL语言：Process(c)Begin If(c=1) then z1=a and b Else z1=a or b; End if;End process;1( & )()zcabcabHDL综合结果：综合结果：例2，C语言描述与HDL描述比较数字频率计数字频率计2 VHDL2 VHDL语言基本语法语言基本语法( (略略) )l 源文件由各种语句组成；l 关键词、标识符和常量之间至少要有一个空格l 关键词外标识符大小写敏感l 每行以换行符等结束，逻辑行以“；”作结束标记l 注释以双划线“-

19、”开始，至行结束标记终止数字频率计数字频率计3 VHDL3 VHDL源文件典型结构源文件典型结构库说明；包集合的引用；用户包集合说明及包集合体用户包集合说明及包集合体；实体说明部分；实体口IO定义构造体部分； 逻辑功能描述子程序子程序-函数与过程体函数与过程体,常放在常放在PACKAGAE中中元件引用声明元件引用声明信号信号,中间变量定义中间变量定义实体描述配置说明配置说明数字频率计数字频率计3.23.2实体说明部分实体说明部分( (定义定义IO)IO)例例1 1，一位二进制全加器，一位二进制全加器entity add1bit is port ( A,B,C0: in STD_LOGIC; S

20、,C1: out STD_LOGIC;end add1bit ;例2，带清零的10进制计数器entity cnt10 is port ( CLK,CR: in STD_LOGIC; Q: out STD_LOGIC_VECTOR(3.0);end cnt10 ;数字频率计数字频率计3.33.3结构体部分结构体部分ARCHETECTURE 构造体名OF 实体名IS 说明部分BEGIN 并行处理语句1 并行处理语句2 END构造体名3.3.13.3.1结构体说明语句部分结构体说明语句部分n 定义结构体用到的数据类型、信号、常量、函数函数、过程过程n 引用需要用到的外部元件外部元件(另一个独立的另一

21、个独立的VHDL源码源码)数字频率计数字频率计3.43.4函数，过程和进程中的函数，过程和进程中的顺序语句顺序语句n 函数，过程和进程在结构体中调用时，相互并发n 函数，过程和进程由内部的顺序语句组成 变量赋值语句 :=n 常用顺序语句 信号代入语句 = I F 语句 CASE 语句 LOOP 语句 NEXT 语句 EXIT 语句 NULL 语句数字频率计数字频率计IF IF 语句语句IF 条件 THEN 顺序语句； ELSIF 条件THEN 顺序语句；ELSE 顺序语句；END IF；例， 4/2 优先编码器的输入为IN0，IN1，IN2，IN3，输出为Y1。0，则其逻辑功能可描述为：IF

22、（in3=1）THEN y=”11”; ELSIF(in2=1) THEN y=”10”; ELSIF(in1=1) THEN y=”01”; ELSE y顺序语句； WHEN OTHERS =顺序语句；END CASE；例，设 24 译码器的输入信号为A1.0,输出为Y30，CASE A IS WHEN “00”=YYYYY=“XXXX”；END CASE；数字频率计数字频率计LOOP LOOP 语句语句标号：FOR 循环变量IN 离散范围LOOP 顺序处理语句； . END LOOP 标号；标号：WHILE 条件 LOOP 顺序处理语句； . END LOOP 标号；ASUM：FOR I

23、IN 1 TO 9 LOOP SUM=SUM+I； END LOOP ASUMASUM：WHILE （Iy THEN RETURN X； ELSE RETURN Y； END IF；END MAX；n 函数可以存放在包部分或结构体部分数字频率计数字频率计n 函数体的声明与调用 函数体若处在VHDL源码的说明部分，则不需声明就可以在结构体中调用FUNCTION MAX（X，Y：INTEGER）RETURN INTEGER ISBEGIN IF Xy THEN RETURN X； ELSE RETURN Y； END IF；END MAX； 结构体中调用方法(假定A,B,Z是结构体中的整型信号)Z

24、b THEN y_max=a ; y_min=b; ELSE y_max=b ；y_min=a; END IF；END comp；n 过程在结构体中的调用comp(aa,ba，yy_min,yy_max) 数字频率计数字频率计3.5.3 3.5.3 进程进程n 函数与过程需要调用n 进程不需调用：当敏感量发生变化敏感量发生变化时，自动执行进程进程标号：PROCESS（敏感信号列表） 说明语句； BEGIN 顺序语句； END PROCESS 进程标号；n 进程结构数字频率计数字频率计n 进程中的特殊顺序语句WAIT 可以在进程体中用WAIT语句定义敏感参数P1：PROCESS（CLK，RESE

25、T） BEGIN END PROCESS；P1： PROCESS BEGIN WAIT ON CLK，RESET； END PROCESS；数字频率计数字频率计n 构造体部分由一系列并发语句并发语句组成l 并发信号运算信号运算语句(基本逻辑运算)l 条件信号赋值信号赋值语句l 选择信号赋值语句l 进程（PROCESS）体并发描述l 生成（GENERATE）体并发描述l 块（BLOCK）体并发描述l 外部元件引用语句l 函数(函数体需在结构体说明部分)引用语句l 过程(过程体需在结构体说明部分)引用语句3.6 HDL3.6 HDL语言中的并发语句语言中的并发语句数字频率计数字频率计3.6.13.

26、6.1并发并发信号代入信号代入语句语句( (基本逻辑运算基本逻辑运算) )例，C=A AND B;D=A OR B;3.6.23.6.2条件信号赋值语句条件信号赋值语句信号名=表达式1 WHEN 条件1 ELSE 表达式2 WHEN 条件2 ELSE 表达式 N WHEN 条件N ；例，QAA,B=BB,C0=CC0,S=SS,C1=CC1)U1: add1bit port map ( C0=CC0,A=AA,B=BB,S=SS,C1=CC1)U1: add1bit port map ( AA,BB,CC0,SS,CC1)例，调用上例1位二进制全加器时的声明component add1bit

27、is port ( A,B,C0: in STD_LOGIC; S,C1: out STD_LOGIC;end component ;元件标号: 元件名 port mapport map ( 参数映射参数映射)数字频率计数字频率计 首先设计一个1位二进制全加器 通过元件引用设计4位二进制全加器U0: add1bit port map ( A=A0,B=B0,C0=0,S=S0,C0=C1)U1: add1bit port map ( A=A1,B=B1,C0=C1,S=S1,C0=C2)U2: add1bit port map ( A=A2,B=B1,C0=C2,S=S2,C0=C3)U3:

28、add1bit port map ( A=A3,B=B3,C0=C3,S=S3,C0=CO)例，用1位全加器设计4位二进制全加器数字频率计数字频率计3.6.53.6.5生成生成GENERATEGENERATE体并发描述体并发描述n 生成语句产生多个相同的并发语句，简化书写标号：FOR 变量IN 离散区间 GENERATE并发处理语句；END GENERATE 标号；标号：IF 条件GENERATE并发处理语句；END GENERATE；数字频率计数字频率计例，由 4 个D 触发器构成的移位寄存器SIGNAL Q：STD_LOGIC_VECTOR（0 TO 4）；BEGING1：FOR I IN

29、 0 TO 3 GENERATE； DFFG： DFF PORT MAP(CLK,CR, LE,D(I),Q(I)； END GENERATE；END G1；SIGNAL Q：STD_LOGIC_VECTOR（0 TO 4）；DFF0: DFF PORT MAP(CLK,CR, LE,D(0),Q(0)；DFF1: DFF PORT MAP(CLK,CR, LE,D(1),Q(1)；DFF2: DFF PORT MAP(CLK,CR, LE,D(2),Q(2)；DFF3: DFF PORT MAP(CLK,CR, LE,D(3),Q(3)；数字频率计数字频率计例1，用PLD器件设计具有如下逻辑

30、电路结构的3位二进制 计数器 用VHDL语言描述JK触发器myjkFF.vhd 调用myjkFF元件设计上述计数器n 逻辑电路主要由3个FF模块组成n 设计流程： 3.8 3.8 典型典型VHDLVHDL源码结构分析源码结构分析数字频率计数字频率计entity CNT8 is Port ( CP CRn : in STD_LOGIC; Q2 ,Q1,Q0,C : out STD_LOGIC );end CNT8;architecture stru of CNT8 is COMPONENT myjkFF PORT( C1,J1,K1,Rn: INSTD_LOGIC; Q :OUT STD_LOG

31、IC ); END COMPONENT; signal T1,T2, Q1_TMP,Q2_TMP:STD_LOGIC;*CNT8实体定义*数字频率计数字频率计 u0:myjkFF port map(C1=CP,J1=1,K1=1,Rn=CRn,Q=T1); u1:myjkFF port map(C1=CP,J1=T1,K1=T1,Rn=CRn,Q=Q1_TMP);T2CP,J1=T2,K1=T2,Rn=CRn,Q=Q2_TMP); Q0=T1;Q1=Q1_TMP;Q2=Q2_TMP;C=Q2_TMP and T2;*CNT8结构体描述*数字频率计数字频率计*CNT8行为描述*端口端口IO定义定

32、义库引用库引用逻辑功能逻辑功能数字频率计数字频率计VHDL设计示例例：以JKFF为核心器件设计一个BCD编码的100进制计数器，并要求用七段数码管显示计数值。10*10计数器CLK数字频率计数字频率计10进制计数CLKJK FF JK FF JK FF JK FF10进制计数JK FF JK FF JK FF JK FFBCD译码BCD译码*模块分割*数字频率计数字频率计*设计过程*(1)用VHDL语言设计JKFF(jkff.vhd)，功能仿真(2)用VHDL语言设计BCD译码器(bcd.vhd)，功能仿真(3)调用jkff.vhd设计10进制计数器(cnt10.vhd)，功能仿真(4)调用c

33、n10.vhd和bcd.vhd设计100计数器 cnt100.vhd数字频率计数字频率计设计过程设计过程v大型系统模块分割v编写各模块的HDL描述源文件并仿真测试编译和语法检查分析仿真结果（波形分析）v编写顶层编写顶层VHDL描述源文件描述源文件, 连接各模块编写源文件编写源文件v建立顶层波形分析文件建立顶层波形分析文件并仿真测试数字频率计数字频率计数字显示频率计的数字显示频率计的PLD设计设计一、设计要求一、设计要求 用用PLD器件器件EPM7128SLC84-15及及4只只7段动态显示数码管（一只用于量段动态显示数码管（一只用于量程显示）设计一只数字频率计，要求：程显示）设计一只数字频率计

34、，要求：测频范围测频范围100Hz999KHz；测量误差小于等于测量误差小于等于1%；响应时间不大于响应时间不大于15秒；秒；具超量程显示。具超量程显示。二、提示二、提示1、可利用实验器上的、可利用实验器上的1Hz、8Hz、64Hz、1024Hz等脉冲信号源；等脉冲信号源；2、可将频率计分成三个频段进行设计、可将频率计分成三个频段进行设计a、100HZ999HZ；b、100HZ999HZ；c、100KHZ999KHZ；3输入被测信号为输入被测信号为5V幅度的方波信号幅度的方波信号真真测1-fff真测ff-表示绝对误差表示绝对误差三、开发装置：三、开发装置：开发系统：开发系统：ALTERA公司公

35、司QUARTUSII CPLD器件：器件：MAX7000S系列系列数字频率计数字频率计测频法测频法二、总体框图二、总体框图 被测信号为方波时，整形电路可略被测信号为方波时，整形电路可略 低频段采用闸门展宽的方法，故采用低频段采用闸门展宽的方法，故采用10s和和1s两种闸门信号两种闸门信号 高频段计数结果大于高频段计数结果大于1K，采用四位计数器，最低位结果舍去，采用四位计数器，最低位结果舍去数字频率计数字频率计根据题意，三个频段的控制要求如下：根据题意，三个频段的控制要求如下：1S1SKHzKHz高位高位H H1KHzf1KHzf10KHz10KHz 1 X 1 X 1S1SHzHz低位低位L

36、 L100Hzf100Hzf1000Hz1000Hz 0 1 0 1 10S10SHzHz中间位中间位M M10Hzf10Hzf100Hz100Hz 0 0 0 0闸门闸门显示显示单位单位小数点小数点位置位置测量频率范围测量频率范围二位控制码二位控制码2S1S计数器计数器位数位数四位四位三位三位三位三位数字频率计数字频率计 锁存信号和清锁存信号和清“0”0”脉冲产生脉冲产生 闸门信号在高电平期间计数器计数，而译码器译码后显示的数据是前一次闸门信号在高电平期间计数器计数，而译码器译码后显示的数据是前一次计数锁存的值。因此，锁存脉冲应在闸门信号结束后把计数器的信息锁存住，计数锁存的值。因此，锁存脉

37、冲应在闸门信号结束后把计数器的信息锁存住，然后将锁存的数据送译码显示，同时将计数器的内容清然后将锁存的数据送译码显示，同时将计数器的内容清“0”0”，等待下一次的，等待下一次的闸门信号到来。因此，这部分的时序应如图所示：闸门信号到来。因此，这部分的时序应如图所示：计数时间计数时间闸门信号闸门信号锁存信号（高锁存信号（高电平锁存）电平锁存）清零脉冲（高清零脉冲（高电平清零）电平清零）T数字频率计数字频率计 自动量程转换电路自动量程转换电路基本思路：基本思路： 当超量程时，意味着在闸门信号的高电平期间，最高位计数器的最高当超量程时，意味着在闸门信号的高电平期间，最高位计数器的最高位溢出位溢出 (a

38、)(a)若量程不在高频段，则在锁存信号到达时，量程上调一档；若量程不在高频段，则在锁存信号到达时，量程上调一档； (b)(b)若已经在高频段，则若已经在高频段，则在锁存信号到达时，显示在锁存信号到达时，显示超量程。超量程。(2)(2)当高位计数器为当高位计数器为0 0时，意味着计数器量程过大时，意味着计数器量程过大 (a)若量程不在低频段，则在锁存信号到达时，量程下调一档；若量程不在低频段，则在锁存信号到达时，量程下调一档； (b)若已经在低频段，则在锁存信号到达时，显示结果。若已经在低频段，则在锁存信号到达时，显示结果。（3）可将初始量程设定在中频段）可将初始量程设定在中频段数字频率计数字频

39、率计频率计频率计PLD设计模块分割设计模块分割 数字频率计数字频率计GNDSECONDINPUTGNDTESTINPUTGNDFLASHINPUTFAOUTPUTFBOUTPUTFCOUTPUTFDOUTPUTFEOUTPUTFFOUTPUTFGOUTPUTT0OUTPUTT1OUTPUTT2OUTPUTT3OUTPUTOVEROUTPUTFHOUTPUTTESTINinstTEST INPUTS2INPUTCPOUTPUTI/OTypedecendinst14FLASHINPUTT1OUTPUTT2OUTPUTT3OUTPUTT0OUTPUTI/OTypeAUTOinst5FLOWINPUT

40、LOCKINPUTHZERO INPUTS2OUTPUTS1OUTPUTOVEROUTPUTI/OTypeGATESIGinst6SECINPUTS1INPUTS2INPUTGOUTOUTPUTCLEAROUTPUTLOCKOUTPUTI/OTypeCNT1Kinst4ENABLE INPUTCLEARINPUTCLKINPUTQ33OUTPUTQ32OUTPUTQ31OUTPUTQ30OUTPUTQ23OUTPUTQ22OUTPUTQ21OUTPUTQ20OUTPUTQ13OUTPUTQ12OUTPUTQ11OUTPUTQ10OUTPUTFLOWOUTPUTI/OTypelockinst3l

41、ockINPUTD11INPUTD9INPUTD8INPUTD7INPUTD6INPUTD5INPUTD4INPUTD3INPUTD2INPUTD1INPUTD10INPUTD0INPUTQ11OUTPUTQ10OUTPUTQ9OUTPUTQ8OUTPUTQ7OUTPUTQ6OUTPUTQ5OUTPUTQ4OUTPUTQ3OUTPUTQ2OUTPUTQ1OUTPUTQ0OUTPUTHZERO OUTPUTI/OTypedisplayinst2C3INPUTC2INPUTC1INPUTC0INPUTB3INPUTB2INPUTB1INPUTB0INPUTA3INPUTA2INPUTA1INPUT

42、A0INPUTS2INPUTS1INPUTT3INPUTT2INPUTT1INPUTT0INPUTDOUTPUTCOUTPUTBOUTPUTAOUTPUTDOT OUTPUTI/OTypetransinst1Q3INPUTQ2INPUTQ1INPUTQ0INPUTDOTINPUTeOUTPUTfOUTPUTgOUTPUTaOUTPUTbOUTPUTcOUTPUTdOUTPUThOUTPUTI/OTypeQ33,Q32,Q31,Q30,Q23,Q22,Q21,Q20,Q13,Q12,Q11,Q10CLOCKFAFBFCFDFEFFFGFHC3,C2,C1,C0,B3,B2,B1,B0,A3,A2

43、,A1,A0D,C,B,ADOTT0T1T2T3LOCKGATECLEARFLASHTESTSECONDS2S1FLOWHZEROOVERQuartus II 顶层原理图模块顶层原理图模块 数字频率计数字频率计（1）testin：被测信号预处理电路：被测信号预处理电路（2）gatesig：闸门信号产生电路：闸门信号产生电路（3）cnt1k：1000进制计数器进制计数器（4）lock：锁存单元：锁存单元（5）display：动态显示电路：动态显示电路（6）trans：显示译码器：显示译码器（7）decsend：动态显示扫描信号分配：动态显示扫描信号分配（8）auto：自动量程转换控制电路：自动量

44、程转换控制电路数字频率计数字频率计1 1、被测信号预处理电路（、被测信号预处理电路（testintestin）原理：该部分用于为原理：该部分用于为10001000进制计数器提供合适的进制计数器提供合适的CPCP脉冲。脉冲。（1 1）当被测信号频率位于低频段和中频段时，频率测量范围为）当被测信号频率位于低频段和中频段时，频率测量范围为10Hz10Hz999Hz999Hz，10001000进制计数器可满足要求，此时由待测信号作为进制计数器可满足要求，此时由待测信号作为10001000进制计数进制计数器的器的CPCP脉冲，脉冲，（2 2）当被测信号位于高频段时，测频范围达到）当被测信号位于高频段时，

45、测频范围达到1KHz1KHz9.99KHz9.99KHz，需要，需要4 4个个1010进制计数器才能满足计数要求而不溢出。由于采用三位显示器，只显示进制计数器才能满足计数要求而不溢出。由于采用三位显示器，只显示计数结果的高三位，低位计数器的结果不需要显示，故直接将待测信号进计数结果的高三位，低位计数器的结果不需要显示，故直接将待测信号进行十分频后作为高三位十进制计数器的计数脉冲。计数脉冲的选择由待测行十分频后作为高三位十进制计数器的计数脉冲。计数脉冲的选择由待测信号是否位于高频段进行判断。信号是否位于高频段进行判断。数字频率计数字频率计端口说明：输入端口说明：输入 TEST : 待测信号 S2

46、 : 频段控制信号（S2=1高频段，S2=0中、低频段）输出输出 CP : 1000进制计数器的计数脉冲GNDINPUTTESTINinstTEST INPUTS2INPUTCPOUTPUTI/OTypeCLOCKTEST数字频率计数字频率计数字频率计数字频率计2、闸门信号产生电路（、闸门信号产生电路（gatesig）原理：该部分用于为计数器提供一个受频段控制的计数时间，即合适宽度的原理：该部分用于为计数器提供一个受频段控制的计数时间，即合适宽度的闸门信号。闸门信号。（1）当待测信号位于中、高频段时，闸门信号宽度为）当待测信号位于中、高频段时，闸门信号宽度为1秒秒，1秒内计数器的秒内计数器的计

47、数结果即为待测信号的频率。计数结果即为待测信号的频率。（2）当待测信号位于低频段时，为了提高测量精度，将闸门信号展宽为）当待测信号位于低频段时，为了提高测量精度，将闸门信号展宽为10秒秒，此时只需将计数结果的小数点位置左移一位即可还原真实频率。，此时只需将计数结果的小数点位置左移一位即可还原真实频率。（3）此外，为了将计数结果可靠显示以及预备好下一次测量，闸门信号结）此外，为了将计数结果可靠显示以及预备好下一次测量，闸门信号结束的同时将产生一个束的同时将产生一个锁存锁存信号用于锁存计数结果，锁存结束，下一次计数开信号用于锁存计数结果，锁存结束，下一次计数开始前，需要有一个始前，需要有一个清零清

48、零信号将前一次计数的结果清零。信号将前一次计数的结果清零。 数字频率计数字频率计端口说明：端口说明：输入 SEC : 标准秒脉冲信号； S2 ,S1: 频段控制信号。（S2S1=00低频段，其余代表中、高频段； 输出 GOUT : 闸门信号输出； LOCK : 锁存信号，低电平有效； CLEAR: 清零信号，低电平有效；GNDINPUTGATESIGinst6SECINPUTS1INPUTS2INPUTGOUTOUTPUTCLEAROUTPUTLOCKOUTPUTI/OTypeLOCKGATECLEARSECOND数字频率计数字频率计数字频率计数字频率计3、1000进制计数器（进制计数器（Cn

49、t1k）原理：该部分为具有使能和清零功能的三位十进制计数器。原理：该部分为具有使能和清零功能的三位十进制计数器。（1）计数使能信号由闸门信号产生电路提供）计数使能信号由闸门信号产生电路提供（2）清零信号来自闸门信号产生电路）清零信号来自闸门信号产生电路（3）计数脉冲来自被测信号预处理电路的输出）计数脉冲来自被测信号预处理电路的输出（4）计数结果将被送往显示单元）计数结果将被送往显示单元（5）计数器溢出时产生溢出信号。）计数器溢出时产生溢出信号。数字频率计数字频率计端口说明：端口说明：输入 ENABLE : 计数使能信号，决定一次计数的时间；CLEAR: 计数器清零信号；CLK: 计数脉冲信号；

50、 输出Q13Q10, Q23Q20, Q33Q30 : 分别为三位十进制计数器的低、中、高位输出；FLOW: 计数器溢出指示，溢出时置高电平，由清零脉冲复位；CNT1Kinst4ENABLE INPUTCLEARINPUTCLKINPUTQ33OUTPUTQ32OUTPUTQ31OUTPUTQ30OUTPUTQ23OUTPUTQ22OUTPUTQ21OUTPUTQ20OUTPUTQ13OUTPUTQ12OUTPUTQ11OUTPUTQ10OUTPUTFLOWOUTPUTI/OTypeQ33,Q32,Q31,Q30,Q23,Q22,Q21,Q20,Q13,Q12,Q11,Q10数字频率计数字频率

51、计4、锁存单元（Lock）原理：原理：该部分为一个12位的锁存器，由Lock信号控制，将计数器的计数结果锁存起来，为得到清晰稳定的显示结果。当计数结果高位为0时，产生“高位零”指示，用于控制频段的自动切换。端口说明：输入端口说明：输入 LOCK : 锁存控制信号；D11D0: 锁存输入，来自1k进制计数器； 输出输出 Q11Q0: 锁存单元输出；HZERO: 计数器高位零指示，Q11Q8为0时置高电平；数字频率计数字频率计如图所示的仿真波形在如图所示的仿真波形在LOCK的作用下将数据锁存并根据高位计的作用下将数据锁存并根据高位计数的情况产生数的情况产生HZERO，锁存时当高位为，锁存时当高位为0时时HZERO置置1。数字频率计数字频率计5、动态显示电路(display)原理：原理：该部分功能将锁存后的计数结果以及对应的频段信息依次输出到动态显示单元。在动态扫描信号的依次控制下，输出端口依次输出十进制计数器的高、中、低位，以及根据输入频段信息所得到的频率单位，小数点位置等信息。端口说明：端口说明：输入输入A3A0，B3B0，C3C0 : 锁存后的三位十