第2章PLD硬件特性与编程技术

1、EDA 技 术第2章PLD硬件特性与编程技术2.1 PLD 概述图2-1 基本PLD器件的原理结构图输入缓冲电路与阵列或阵列输出缓冲电路输入输出20世纪70年代熔丝编程的PROM和PLA器件20世纪80年代中期FPGA器件EPLD器件20世纪70年代末AMD公司推出PAL器件20世纪80年代末CPLD器件20世纪80年代初GAL器件进入20世纪90年代后内嵌复杂功能模块的SoPC2.1 PLD 概述2.1.1 PLD的发展历程简单 PLD复杂 PLDPROMPALPLAGALCPLDFPGA图2-2 按集成度(PLD)分类2.1 PLD 概述2.1.2 PLD的分类可编程逻辑器件（PLD）1熔

2、丝(Fuse)型器件。2反熔丝(Anti-fuse)型器件 。3EPROM型。称为紫外线擦除电可编程逻辑器件 。4EEPROM型 。5SRAM型 。6Flash型 。2.1 PLD 概述2.1.2 PLD的分类从编程工艺上划分:2.2 低密度PLD可编程原理2.2.1 电路符号表示图2-3 常用逻辑门符号与现有国标符号的对照2.2.1 电路符号表示图2-4 PLD的互补缓冲器图2-5 PLD的互补输入图2-6 PLD中与阵列表示图2-7 PLD中或阵列的表示图2-8 阵列线连接表示存储单元阵列A0A1An1W0W1p 1地址译码器 WF0F1Fm1p 2 n图2-9 PROM基本结构2.2 低

3、密度PLD可编程原理2.2.2 PROM2100.WWWn A 1 A 0 A A 1 A A A n 1 A 1 A 0 1n 1n 12.2 低密度PLD可编程原理2.2.2 PROMPROM中的地址译码器是完成PROM存储阵列的行的选择，其逻辑函数是：00,010,110,10 WMWMWMF pp 01,011,111,11 WMWMWMF pp 01,011,111,11 WMWMWMF mmpmpm 行单元的值列是存储单元阵列第而，其中 112 1,1 pmMp mp2.2.2 PROMn2.2 低密度PLD可编程原理.W1或阵列（可编程）A0A1An1W0与阵列（不可编程） W

4、p 1F0F1Fm1p 2 n图2-10 PROM的逻辑阵列结构2.2 低密度PLD可编程原理2.2.2 PROM2.2.2 PROM图2-11 PROM表达的PLD阵列图或阵列（可编程）A0A1A1 A1 A0 A 0与阵列（固定）F1F0S A0 A1C A0 A12.2 低密度PLD可编程原理2.2.2 PROM图2-12 用PROM完成半加器逻辑阵列或阵列（可编程）F 0 A0 A1 A0 A1F 1 A1 A0A0A1A1 A1 A0 A 0与阵列（固定）F1F02.2 低密度PLD可编程原理2.2.3 PLA图2-13 PLA逻辑阵列示意图或阵列（可编程）A0A1A1 A 1 A0

5、 A 0与阵列（可编程）F1F02.2 低密度PLD可编程原理图2-14 PLA与 PROM的比较A 0A1F1F0A 2F 2A 0A1F1F0A 2F 22.2 低密度PLD可编程原理2.2.3 PLA图2-16 PAL的常用表示A0A1F1图2-15 PAL结构F0A0A1F0F12.2 低密度PLD可编程原理2.2.4 PAL图2-17 一种PAL16V8的部分结构图11100100R11100100RQQD11100100R11100100RVccSL07SG1SL17SL0619 I/O711100100RSG011100100RQQD11100100R11100100RVccSL

6、06SG1SL16SG1SL0618 I/O61CLK/I02I13I20781503 47 811 1215 1619 2023 2427 28312.2.5 GAL2.2 低密度PLD可编程原理GAL即通用阵列逻辑器件，首次在PLD上采用了EEPROM工艺，使得GAL具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。GAL在“与-或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构，但对PAL的输出I/O结构进行了较大的改进，在GAL的输出部分增加了输出逻辑宏单元OLMC(Output Macro Cell)。GAL器件与PAL器件的区别在于用可编程的输出逻辑宏

7、单元（OLMC）代替固定的或阵列。可以实现时序电路。OLMCGAL器件的OLMCOutput Logic Macro Cell每个OLMC包含或阵列中的一个或门组成： 异或门：控制输出信号的极性。D触发器：适合设计时序电路。4个多路选择器：通过不同的选择方式，可产生多种输出结构。分别属于三种模式。输出使能选择或门控制选择输出选择反馈信号选择2.3 CPLD的结构与可编程原理现在的PLD以大规模、超大规模的CPLD、FPGA为主，取代了简单的PLD器件。简单的PLD器件被取代的原因：（1）阵列规模小，资源紧张。（2）片内寄存器资源不足。（3）I/O不够灵活。（4）编程不便。2.3 CPLD的结构

8、与可编程原理MAX7000结构主要是由多个LAB组成的阵列，以及之间的连线组成。多个LAB通过可编程连线阵PIA（Programmable Interconnect Array）和全局总线连在一起。全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。每个LAB的输入信号：1）通用逻辑输入的PIA的36个信号；2）全局控制信号，用于寄存器的辅助功能；3）从I/O引脚到寄存器的直接输入通道。CPLD内部结构（Altera的MAX7000S系列）逻辑阵列模块中包含多个宏单元（与上页最后一条重复）*每个LAB的输入信号：1）通用逻辑输入的PIA的36个信号；2）全局控制信号，用于寄存器的辅助功能；3

9、）从I/O引脚到寄存器的直接输入通道。 MAX7000系列包含了32256个宏单元。 每16个宏单元组成一个逻辑阵列块LAB（Logic Array Block）每个宏单元含有一个可编程与阵，固定或阵，可配置寄存器。2.3 CPLD的结构与可编程原理图2-18 MAX7000系列的单个宏单元结构图2-19 MAX7128S的结构1逻辑阵列块(LAB)2.3 CPLD的结构与可编程原理全局时钟信号全局时钟信号由高电平有效的时钟信号使能用乘积项实现一个阵列时钟逻辑阵列2.3 CPLD的结构与可编程原理2宏单元MAX7000系列中的宏单元乘积项选择矩阵可编程寄存器3扩展乘积项图2-20 共享扩展乘积

10、项结构2.3 CPLD的结构与可编程原理3扩展乘积项图2-22 并联扩展项馈送方式共享扩展项并联扩展项4可编程连线阵列(PIA)图2-22 PIA信号布线到LAB的方式2.3 CPLD的结构与可编程原理5I/O控制块图2-23EPM7128S器件的I/O控制块查找表LUT输入2输入3输入4图2-24 FPGA查找表单元输出2.4 FPGA的结构与工作原理2.4.1 查找表逻辑结构输入10000000110000011161RAM输入A输入B输入C输入D2.4.1 查找表逻辑结构多路选择器查找表输出图2-25 FPGA查找表单元内部结构2.4.2 Cyclone系列器件的结构与原理图2-26 C

11、yclone LE结构图2.4.2 Cyclone系列器件的结构与原理图2-27 Cyclone LE普通模式2.4.2 Cyclone系列器件的结构与原理图2-28 Cyclone LE动态算术模式2.4.2 Cyclone系列器件的结构与原理图2-29 Cyclone LAB结构2.4.2 Cyclone系列器件的结构与原理图2-33LAB阵列2.4.2 Cyclone系列器件的结构与原理图2-34 LAB控制信号生成的逻辑图2.4.2 Cyclone系列器件的结构与原理图2-35 快速进位选择链图2-33 LUT链和寄存器链的使用2.4.2 Cyclone系列器件的结构与原理2.4 FP

12、GA的结构与工作原理图2-37 LVDS连接2.4.2 Cyclone系列器件的结构与原理2.4 FPGA的结构与工作原理2.5 硬件测试技术2.5.1 内部逻辑测试在ASIC设计中的扫描寄存器，是可测性设计的一种，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。引 脚TDITDOTMSTCKTRST描 述测试数据输入(Test DataInput)测试数据输出(Test DataOutput)测试模式选择(Test ModeSelect)测试时钟输入(Test Clock

13、Input)测试复位输入(Test ResetInput)功 能测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。控制信号输入引脚，负责TAP 控制器的转换。TMS必须在TCK的上升沿到来之前稳定。时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。2.5 硬件测试技术2.5.2 JTAG边界扫描测试表2-1 边界扫描IO引脚功能2.6 FPGA/CPLD产品概述2.6.1 Lattice公司CPLD器件系

14、列2.6.2 Xilinx公司的FPGA和CPLD器件系列1. Virtex-4系列FPGA2. Spartan& Spartan-3 & Spartan 3E器件系3. XC9500 & XC9500XL系列CPLD4. Xilinx FPGA配置器件SPROM2.6 FPGA/CPLD产品概述2.6.3 Altera公司FPGA和CPLD器件系列1. Stratix II 系列FPGA2. ACEX系列FPGA3. MAX系列CPLD4. Cyclone系列FPGA低成本FPGA5. Cyclone II系列FPGA6. MAX II系列器件7. Altera宏功能

15、块及IP核2.6 FPGA/CPLD产品概述2.6.4 Actel公司的FPGA器件2.6.5 Altera公司的FPGA配置方式与配置器件引脚12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND2.7 编程与配置表2-2 各引脚信号名称基于电可擦除存储单元的EEPROM或Flash技术。基于SRAM查找表的编程单元。基于反熔丝编程单元。引脚12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND2.7 编程与配置2.7.1 JTAG方式的在系统编程图2-38 CPLD编程下载连接图2.7 编程与配置2.7.2 使用PC并行口配置FPGAAltera的FPGA有如下几种常用编程配置方式：1配置器件模式，如用EPC器件进行配置。2PS(Passive Serial被动串行)模式