南昌大学数字电路与逻辑设计课件第11章

1、第第11章章 11.1 8位十进制数字频率计设计位十进制数字频率计设计 11.1.1 测频原理测频原理 图图11-1 频率计模型框图频率计模型框图 11.1.1 测频原理测频原理 图图11-2 测频时序测频时序 11.1.2 设计一个两位十进制计数器设计一个两位十进制计数器 图图11-3 两位十进制计数器电路图：两位十进制计数器电路图：COUNTER10.bdf 11.1 8位十进制数字频率计设计位十进制数字频率计设计 11.1.2 设计一个两位十进制计数器设计一个两位十进制计数器 图图11-4 74390的真值表的真值表 11.1.2 设计一个两位十进制计数器设计一个两位十进制计数器 图图1

2、1-5 图图11-3电路的仿真波形电路的仿真波形 11.1.3 8位十进制计数器的设计位十进制计数器的设计 图图11-6 8位十进制计位十进制计数器电路：数器电路：CNT32B.bdf 11.1.4 32位寄存器设计位寄存器设计 图图11-7 由由4个个74374构成的构成的32位寄存器电路：位寄存器电路：LOCK32.bdf 11.1.5 时序控制器设计时序控制器设计 图图11-8 频率计测频时序控制器电路频率计测频时序控制器电路 11.1.5 时序控制器设计时序控制器设计 图图11-9 7493真值表真值表 图图11-10 74154真值表真值表 11.1.5 时序控制器设计时序控制器设计

3、 图图11-11 图图11-8电路的仿真波形电路的仿真波形 11.1.6 顶层电路设计与测试顶层电路设计与测试 图图11-12 频率计顶层电路原理图频率计顶层电路原理图 11.1.6 顶层电路设计与测试顶层电路设计与测试 图图11-13 频率计工作时序波形频率计工作时序波形 11.1.7 在在FPGA中完成硬件实测中完成硬件实测 实测的内容有实测的内容有2项：项：1. 能否完成正常的测频工作，即输入信号的频率与显示的数据是能否完成正常的测频工作，即输入信号的频率与显示的数据是否一致，稳定性是否好；否一致，稳定性是否好；2. 被测信号能达到的频率上限是多少，与计算机的时序分析结果被测信号能达到的

4、频率上限是多少，与计算机的时序分析结果的一致性如何。需要注意的是，实测时的一致性如何。需要注意的是，实测时CLK1的频率必须是的频率必须是8Hz。如果没有，可以从其它信号分频得到。如果没有，可以从其它信号分频得到。 11.2 简易电子琴设计简易电子琴设计 11.2.1 电子琴顶层设计电子琴顶层设计 图图11-14 电子琴顶层设计电路电子琴顶层设计电路 图图11-15 琴键编码器琴键编码器MCD的的CASE语句描述语句描述 11.2.2 电子琴主控模块电子琴主控模块PIANO_B电路结构电路结构 图图11-16 电子琴主控模块电子琴主控模块PIANO_B内部电路图内部电路图 11.2.2 电子琴

5、主控模块电子琴主控模块PIANO_B电路结构电路结构 图图11-17 可预置计数器可预置计数器LDCNT11的时钟分频器的时钟分频器CNT5B内部电路内部电路 11.2.2 电子琴主控模块电子琴主控模块PIANO_B电路结构电路结构 图图11-18 简谱显示译码器简谱显示译码器DECODE的的CASE语句描述语句描述 11.2.3 十一位二进制可预置型计数器设计十一位二进制可预置型计数器设计 图图11-19 11位可预置计数器位可预置计数器LDCNT11内部电路内部电路 11.2.4 LPM_ROM型音符预置数存储器设置型音符预置数存储器设置 图图11-20 LPM_ROM型音符预置数存储器型

6、音符预置数存储器TONE_TABL设置界面设置界面 11.2.4 LPM_ROM型音符预置数存储器设置型音符预置数存储器设置 图图11-21 LPM_ROM型音符预置数存储器型音符预置数存储器TONE_TABL配置文件设置界面配置文件设置界面 11.2.4 LPM_ROM型音符预置数存储器设置型音符预置数存储器设置 图图11-22 音符预置数配置文件音符预置数配置文件data2.mif生成界面生成界面 11.2.4 LPM_ROM型音符预置数存储器设置型音符预置数存储器设置 图图11-23 音符预置数音符预置数mif配置文件配置文件data2.mif 11.2.5 时序仿真测试与硬件实现时序仿

7、真测试与硬件实现 11.3 乐曲自动演奏电路设计乐曲自动演奏电路设计 11.3.1 自动演奏原理和实现方案自动演奏原理和实现方案 11.3.2 电路设计电路设计 图图11-24 乐曲自动演奏电路乐曲自动演奏电路 11.3.2 电路设计电路设计 【例【例11-1】WIDTH = 4 ; -“梁祝梁祝”乐曲乐谱码乐曲乐谱码mif文件文件DEPTH = 256 ;ADDRESS_RADIX = DEC ;DATA_RADIX = DEC ;CONTENT BEGIN -注意实用文件中要展开以下数据，每一组占一行注意实用文件中要展开以下数据，每一组占一行00: 3 ; 01: 3 ; 02: 3 ;

8、03: 3; 04: 5; 05: 5; 06: 5;07: 6; 08: 8; 09: 8;10: 8 ; 11: 9 ; 12: 6 ; 13: 8; 14: 5; 15: 5; 16: 12;17: 12;18: 12; 19:15;20:13 ; 21:12 ; 22:10 ; 23:12; 24: 9; 25: 9; 26: 9; 27: 9; 28: 9; 29: 9;30: 9 ; 31: 0 ; 32: 9 ; 33: 9; 34: 9; 35:10; 36: 7; 37: 7; 38: 6; 39: 6;40: 5 ; 41: 5 ; 42: 5 ; 43: 6; 44: 8

9、; 45: 8; 46: 9; 47: 9; 48: 3; 49: 3;50: 8 ; 51: 8 ; 52: 6 ; 53: 5; 54: 6; 55: 8; 56: 5; 57: 5; 58: 5; 59: 5;60: 5 ; 61: 5 ; 62: 5 ; 63: 5; 64:10; 65:10; 66:10; 67: 12; 68: 7; 69: 7;70: 9 ; 71: 9 ; 72: 6 ; 73: 8; 74: 5; 75: 5; 76: 5; 77: 5; 78: 5; 79: 5;80: 3 ; 81: 5 ; 82: 3 ; 83: 3; 84: 5; 85: 6; 86

10、: 7; 87: 9; 88: 6; 89: 6;90: 6 ; 91: 6 ; 92: 6 ; 93: 6; 94: 5; 95: 6; 96: 8; 97: 8; 98: 8; 99: 9;100:12 ;101:12 ;102:12 ;103:10;104: 9;105: 9;106:10;107: 9;108: 8;109: 8;110: 6 ;111: 5 ;112: 3 ;113: 3;114: 3;115: 3;116: 8;117: 8;118: 8;119: 8;120: 6 ;121: 8 ;122: 6 ;123: 5;124: 3;125: 5;126: 6;127:

11、8;128: 5;129: 5;130: 5 ;131: 5 ;132: 5 ;133: 5;134: 5;135: 5;136: 0;137: 0;138: 0;END ; 11.3.2 电路设计电路设计 图图11-25 LPM_ROM型乐谱存储器型乐谱存储器RSYM_TABLE配置文件配置文件data1.mif设置界面设置界面 11.3.2 电路设计电路设计 图图11-26 CNT8B模块内部电路模块内部电路 11.4 DDS信号发生器设计信号发生器设计 11.4.1 DDS实现原理实现原理 (11-1) ) tf2sin(AtsinASoutout(11-2) tf2out(11-3)

12、clkoutclkoutff2Tf2(11-4) clkoutNff2BclktouNff2BsinN1koutBBAfBB22sinA)(sinAS1k1k(11-5) N1k22B1k(11-6) 11.4.1 DDS实现原理实现原理 同同步步寄寄存存器器频频率率字字输输入入寄寄存存器器同同步步寄寄存存器器相相位位字字输输入入正正弦弦R RO OM M查查找找表表D D/ /A A正正弦弦信信号号输输出出c cl lk k系系统统时时钟钟相相位位累累加加器器相相位位调调制制器器N NN NN NM MM M数数据据线线位位宽宽图图11-27 基本基本DDS结构结构 11.4.1 DDS实现

13、原理实现原理 基本基本DDS结构的常用参量计算如下：结构的常用参量计算如下：(1) DDS的输出频率的输出频率fout clkNoutf2Bf(11-7) (2) DDS的频率分辨率的频率分辨率 fNclkout2ff(11-8) (3) DDS的频率输入字的频率输入字 BclkoutNff2B11.4.2 DDS信号发生器设计信号发生器设计 图图11-28 DDS信号发生器电路顶层原理图信号发生器电路顶层原理图 11.4.2 DDS信号发生器设计信号发生器设计 图图11-29 设置设置32位位LPM_ADD_SUB加法器加法器 （1） 32位加法器位加法器ADDER32。 11.4.2 DD

14、S信号发生器设计信号发生器设计 图图11-30 设置设置LPM加法器为流水线结构加法器为流水线结构 （1） 32位加法器位加法器ADDER32。 11.4.2 DDS信号发生器设计信号发生器设计 图图11-29 设置设置32位位LPM_ADD_SUB加法器加法器 （1） 32位加法器位加法器ADDER32。 11.4.2 DDS信号发生器设计信号发生器设计 图图11-31 LPM_FF寄存器设置界面寄存器设置界面 （2）32位寄存器位寄存器DFF32。 11.4.2 DDS信号发生器设计信号发生器设计 【例【例11-2】rom_data.mif 10位正弦波数据文件，位正弦波数据文件， WID

15、TH=10;DEPTH=1024;ADDRESS_RADIX=DEC; DATA_RADIX=DEC;CONTENT BEGIN 0 : 513; 1 : 515; 2 : 518; 3 : 521; 4 : 524; 5 : 527; 6 : 530; 7 : 533; 8 : 537; 9 : 540; 10 : 543; 11 : 546; 13 : 549; 13 : 552; 14 : 555; . . . . . .（略去部分数据）（略去部分数据） 1018 : 493; 1019 : 496; 1020 : 499; 1021 : 502; 1022 : 505; 1023 :

16、508;END; （3）波形数据）波形数据ROM sin_rom。 11.4.2 DDS信号发生器设计信号发生器设计 （4）频率控制字输入）频率控制字输入B17.10。 outclk3231.02Bff（5）DAC驱动数据口驱动数据口DAC9.0。 11.4.3 DDS信号发生器仿真与测试信号发生器仿真与测试 图图11-32 图图11-28的仿真波形的仿真波形40ns 11.4 DDS信号发生器设计信号发生器设计 11.4.3 DDS信号发生器仿真与测试信号发生器仿真与测试 图图11-33 嵌入式逻辑分析仪测试的嵌入式逻辑分析仪测试的FPGA输出波形输出波形 11.5 数字移相信号发生器设计数

17、字移相信号发生器设计 图图11-34 数字移相信号发生器电路模型图数字移相信号发生器电路模型图 图图11-35 数字移相信号发生器电路模型图数字移相信号发生器电路模型图 11.6 移位相加型移位相加型8位硬件乘法器设计位硬件乘法器设计 图图11-36 8位乘法器逻辑原理图位乘法器逻辑原理图 图图11-37 8位移位相加乘法器运算逻辑波形图位移位相加乘法器运算逻辑波形图 11.7 简易数字存储示波器设计简易数字存储示波器设计 图图11-38 ADC0809采样电路系统：采样电路系统：RSV.bdf 11.7.1 电路结构与工作原理电路结构与工作原理 图图11-39 CNT8B设置界面设置界面11

18、.7.1 电路结构与工作原理电路结构与工作原理 图图11-40 CNT10B设置界面设置界面11.7.1 电路结构与工作原理电路结构与工作原理 图图11-41 21max电路结构电路结构 11.7.1 电路结构与工作原理电路结构与工作原理 图图11-42 图图11-38的仿真波形的仿真波形 11.7.2 时序分析时序分析 可以为图可以为图11-38的电路增加一个输出口，即将作为地址的电路增加一个输出口，即将作为地址信号发生器的计数器的计数信号中的高信号发生器的计数器的计数信号中的高8位直接输出，与实位直接输出，与实验系统上的第验系统上的第2个个DAC0832相接，使此相接，使此DAC输出锯齿波

19、，输出锯齿波，然后用此锯齿波控制示波器的然后用此锯齿波控制示波器的X轴，而轴，而Y轴输入负责轴输入负责ADC采采样数据输出的样数据输出的DAC的信号，从而选择示波器的的信号，从而选择示波器的X-Y控制波形控制波形显示。显示。 11.7.3 硬件测试硬件测试 实实 验验 11-18位十进制数据显示频率计设计位十进制数据显示频率计设计（1）根据）根据11.1节和电路图节和电路图11-12，设计一，设计一8位十进制数据显示的位十进制数据显示的数字频率计。测频率范围是数字频率计。测频率范围是1Hz-100MHz。给出时序仿真波形，。给出时序仿真波形，并分析。最后进行硬件测试验证。并分析。最后进行硬件测

20、试验证。（2） 设计设计8位位16进制数显示的数字频率计。要求图进制数显示的数字频率计。要求图11-12中中3个个模块中，用模块中，用LPM模块实现模块模块实现模块CNT32B和和LOCK32；用其它电路；用其它电路方案实现模块方案实现模块TF_CTRL。编译和时序仿真，根据仿真波形说明此电路的功能，引脚锁定编译，编译和时序仿真，根据仿真波形说明此电路的功能，引脚锁定编译，编程下载于编程下载于FPGA中，在实验系统上进行硬件测试。完成实验报告。中，在实验系统上进行硬件测试。完成实验报告。 实实 验验 11-2简易电子琴设计简易电子琴设计（1）根据）根据11.2节和电路图节和电路图11-14的电

21、子琴顶层设计电路完成设计。给出的电子琴顶层设计电路完成设计。给出时序仿真波形，并分析。最后在实验系统上进行硬件测试验证，并能保证可时序仿真波形，并分析。最后在实验系统上进行硬件测试验证，并能保证可以演奏一些简单乐曲。以演奏一些简单乐曲。（2）图）图11-23的数据决定了电子琴发出的音准程度。说明应该如何获得这的数据决定了电子琴发出的音准程度。说明应该如何获得这些数据。设计些数据。设计3个方案，比较之，给出一个最佳方案以获得类似图个方案，比较之，给出一个最佳方案以获得类似图11-23的的更精准的数据。在电子琴上验证这些数据。更精准的数据。在电子琴上验证这些数据。（3）将图）将图11-16中的中的

22、LDCNT11改成改成12位计数器，并设输入时钟位计数器，并设输入时钟CLK=1.25MHz，再根据附录，再根据附录3的附图的附图3-1，从新确定音阶预置值，完成，从新确定音阶预置值，完成电子琴设计。电子琴设计。（4）参考附录）参考附录3的附图的附图3-2，完成功能更强的电子琴设计。，完成功能更强的电子琴设计。（5）设计能按同一时刻按）设计能按同一时刻按1个琴键或个琴键或2个琴键功能的电子琴。当同时按个琴键功能的电子琴。当同时按2个个琴键时，输出的声音是此两个琴键对应音频的叠加。琴键时，输出的声音是此两个琴键对应音频的叠加。对设计进行时序仿真，根据仿真波形分析说明此电路特性，引脚锁定编译，对设

23、计进行时序仿真，根据仿真波形分析说明此电路特性，引脚锁定编译，编程下载于编程下载于FPGA中，在实验系统上进行硬件测试。完成实验报告。中，在实验系统上进行硬件测试。完成实验报告。 实实 验验 11-3乐曲自动演奏电路设计乐曲自动演奏电路设计（1）根据）根据11.3节和电路图节和电路图11-24，设计一个乐曲自动演奏电路，并硬件，设计一个乐曲自动演奏电路，并硬件验证之。验证之。（2）根据图）根据图11-16，将，将LDCNT11改成改成12位计数器，并设输入时钟位计数器，并设输入时钟CLK=1.25MHz，再根据附录，再根据附录3的附图的附图3-1，从新确定音阶预置值，完成，从新确定音阶预置值，

24、完成乐曲自动演奏电路设计。乐曲自动演奏电路设计。（3）在以上电路的基础上，演奏其它不同乐曲，即改变例）在以上电路的基础上，演奏其它不同乐曲，即改变例11-1的乐谱码，的乐谱码，也即改变也即改变LPM_ROM RSYM_TABLE的内容，以及改变此的内容，以及改变此ROM的地址控的地址控制计数器的进制数。硬件验证之。制计数器的进制数。硬件验证之。（4）争取可以在一个）争取可以在一个ROM（模块（模块RSYM_TABLE）装上多首歌曲，可手）装上多首歌曲，可手动或自动选择歌曲。动或自动选择歌曲。说明设计原理，电路功能，时序特点和可改进之处，并在实验系统上完成硬说明设计原理，电路功能，时序特点和可改

25、进之处，并在实验系统上完成硬件测试。完成实验报告。件测试。完成实验报告。 实实 验验 11-4DDS信号发生器设计信号发生器设计（1）根据）根据11.4节的推导，证明节的推导，证明DDS结构中，寄存器时钟频率与结构中，寄存器时钟频率与DDS输出信号频输出信号频率的关系式是率的关系式是11-7式。根据电路图式。根据电路图11-28，利用附录，利用附录1的软件生成的软件生成10位二进制数位二进制数的正弦信号波形数据，有的正弦信号波形数据，有1024个点，设计个点，设计DDS信号发生器，给出时序分析结果，信号发生器，给出时序分析结果，利用实验系统上的利用实验系统上的DAC进行硬件验证，同时验证进行硬

26、件验证，同时验证11-7式。式。（2）如果不用波形数据）如果不用波形数据ROM模块模块sin_rom和和DAC，而是直接将相位累加器的最，而是直接将相位累加器的最高位高位A31输出（这是一个方波信号），试问此信号的频率与电路中寄存器的时钟输出（这是一个方波信号），试问此信号的频率与电路中寄存器的时钟信号信号CLK频率是什么关系？如果频率是什么关系？如果CLK的频率是的频率是100MHz，B31.0=5AD7(H)，则则A31的输出频率是多少？的输出频率是多少？（3）在以上设计的基础上，利用）在以上设计的基础上，利用QuartusII的的In-System Memory Content Edit

27、or和附录和附录1的的MIF文件生成软件，实现不同波形输出，如三角波，文件生成软件，实现不同波形输出，如三角波，锯齿波，乃至任意波。硬件验证之。锯齿波，乃至任意波。硬件验证之。（4）将此信号发生器改成具有扫频功能的扫频信号发生器，要求扫速可数控，点）将此信号发生器改成具有扫频功能的扫频信号发生器，要求扫速可数控，点频扫频可控。频扫频可控。（5）设计一个方案，能脱离计算机，使此信号发生器产生任意波形输出。）设计一个方案，能脱离计算机，使此信号发生器产生任意波形输出。详细说明设计原理，电路功能，时序特点，并在实验系统上进行硬件测试。完成实详细说明设计原理，电路功能，时序特点，并在实验系统上进行硬件

28、测试。完成实验报告。验报告。 实实 验验 11-5数字移相信号发生器设计数字移相信号发生器设计（1）根据）根据11.5节，设计数字移相信号发生器。注意，实验验证中要用到节，设计数字移相信号发生器。注意，实验验证中要用到双双DAC，并且要安排两组控制键，一组向，并且要安排两组控制键，一组向FPGA中的中的DDS模块输入频率控模块输入频率控制字，进行频率数控；另一组进行相位数控。计算频率数控的精度和相位数制字，进行频率数控；另一组进行相位数控。计算频率数控的精度和相位数控的精度。利用实验系统上的双控的精度。利用实验系统上的双DAC进行硬件验证，在双踪示波器上显示进行硬件验证，在双踪示波器上显示波形

29、。波形。（2）在示波器上显示它们的李萨如图形。）在示波器上显示它们的李萨如图形。（3）在电路中增加一个幅度数控电路模块（如可以用一乘法器控制输出幅）在电路中增加一个幅度数控电路模块（如可以用一乘法器控制输出幅度）。说明幅度控制精度，并说明增加此幅度控制模块后对输出的信号会产度）。说明幅度控制精度，并说明增加此幅度控制模块后对输出的信号会产生什么不利影响。生什么不利影响。详细说明设计原理，电路功能，时序特点。完成实验报告。详细说明设计原理，电路功能，时序特点。完成实验报告。 实实 验验 11-6移位相加型移位相加型8位二进制乘法器设计位二进制乘法器设计（1）根据）根据11.6节和图节和图11-36，设计一个，设计一个8X8位二进制硬件乘法器。详细