秒表的设计_Verilog_HDL

1、一、 专周设计课题秒表的设计二、 专周实习目的1、熟练利用Verilog HDL语言进行数字系统设计。2、掌握数字系统的设计方法自顶向下的设计思想。3、掌握计数器的设计与使用。4、根据秒表的功能要求设计一个秒表。5、熟练掌握用Quartus II软件进行系统原理图设计、文本设计以及进行波形仿真。 三、 专周实习所需器材装有Quartus II软件的电脑一台、FPGA教学实验系统一台、下载 电缆一根。四、 专周实习要求1、有秒、分计数，数码扫描显示输出。 2、有清零端和暂停端。 3、在功能允许的情况下，可自由发挥。 4、下载，检查结果是否正确。五、 专周实习原理1、功能描述秒表是一种计时的工具，

2、有着很广泛的用途。本实验中的秒表要求有两个功能按钮：一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数，并显示所计的数字；另一个是清零按钮，当按下此按钮时，秒表清零。在数码管上采用动态扫描显示输出。2、 基本原理：本设计中用到的主要元件有计数器、分频器、数据选择器、译码器、位选信号发生器等。秒、分都是60进制计数，所以必须采用两个60进制的计数器，而百分秒择采用的是100进制；分频器主要将1KHZ的时钟信号经过10分频后，产生100HZ的单位时钟周期；数据选择器主要功能是将即将显示的数据送给译码器；译码器将BCD码转换为七段译码进行显示；位选信号发生器根据

3、人眼暂留效应和显示的数码的个数，产生一段循环码。原理框图如下图。3、自顶向下的设计方法自顶向下的设计方法是数字系统设计中最常用的设计方法，也是基于芯片的系统设计的主要方法。它的基本原理框图如下：系统子模块n子模块2子模块1.逻辑模块2逻辑模块1m逻辑模块12逻辑模块11逻辑模块111.自顶向下的设计方法利用功能分割手段将设计由上到下进行层次话和模块化，及分层次、分模块进行设计和仿真。功能分割时，将系统功能分解为功能块，功能块再分解为逻辑块，逻辑块再分解为更少的逻辑块和电路。如此分割，逐步的将系统细化，将功能逐步的具体化，模块化。高层次设计进行功能和接口描述，说明模块的功能和接口，模块功能的更详

4、细描述在下一设计层次说明，最底层的设计才涉及具体寄存器和逻辑门电路等实现方式的描述。六、 专周实习步骤 1、采用自顶向下的设计方法，首先将系统分块。 2、设计元件，及逻辑块。 3、一级一级向上进行元件例化，设计顶层文件。 4、把各模块连接起来，进行综合编译仿真。 5、下载到实验箱，以验证程序。七、 专周实习模块设计1、 分频模块将输入1KHZ的系统时钟经过十分频分为100HZ的单位时钟。编程原理跟计数器原理相似。2、 定时模块采用2个60进制、1个100进制的BCD码全加器作为定时器，分为分，秒，百分秒，输入时钟信号为分频器输出信号100HZ时钟，外界两个拨码开关作为清零按钮和暂停按钮。3、

5、位选发生器：根据显示的数据位和人眼暂留效应，设计显示分为分、秒、百分秒位，每位需要2个数码管进行显示，因此变化频率至少为300HZ，为了方便则采用1KHZ，循环码则从000循环到101。4、 多路选择器根据位选信号，输出对应位显示的数据。5、 译码器 将多路选择器输出端的数据对应的转换为七段二进制数，送给显示器。8、 模块设计及波形仿真*分频模块1、程序/*FEN PIN MO KUAI*/module fenpin(clk,clkout,qout); input clk; output reg0:2qout; output reg clkout; always(posedge clk) be

6、gin if (qout<4) qout<=qout+1; else begin clkout<=clkout; qout<=0; end endEndmodule2、 波形仿真*译码器模块1、 程序/*YI MA DIAN LU*/module yimaqi(dout,in);output7:0dout;input3:0in;reg7:0dout;always(in) begincase(in)4'b0000:dout=8'b11111100;4'b0001:dout=8'b01100000;4'b0010:dout=8'

7、;b11011010;4'b0011:dout=8'b11110010;4'b0100:dout=8'b01100110;4'b0101:dout=8'b10110110;4'b0110:dout=8'b10111110;4'b0111:dout=8'b11100000;4'b1000:dout=8'b11111110;default:dout=8'b11111100;endcase endendmodule 2、 波形仿真九、总结专周一开始我们组经过商量先确定了要做的题目，接着分工负责各自

8、的模块，我主要负责分频模块和译码器模块，译码器很简单，主要是分频器遇到了点麻烦，后来查阅了一些资料，最后解决了；整个专周遇到的主要问题是计数器的设计和最后的顶层模块以及引脚配置等问题，由于对QuartusII软件不够熟悉，以致浪费了不少时间。附：设计模块Verilog HDL源程序/*分频模块*/module fenpin(clk,clkout,qout); input clk; output reg0:2qout; output reg clkout; always(posedge clk) begin if (qout<4) qout<=qout+1; else begin c

9、lkout<=clkout; qout<=0; end endendmodule /*计数器模块*/module jishuqi(clkout,con,clr,mh,ml,sh,sl,msh,msl,c1,c2); input clkout,con,clr; output 3:0mh,ml,sh,sl,msh,msl; reg3:0mh,ml,sh,sl,msh,msl; output reg c1,c2; always(posedge clkout or posedge clr) begin if(clr) begin msh,msl=8'H00;c1=0; end el

10、se if(!con) /con=0 continue con=1 pause begin if(msl=9) begin msl=0; if(msh=9) begin msh=0;c1=1; end else msh=msh+1; end else begin msl=msl+1;c1=0; end end end always(posedge c1 or posedge clr) begin if(clr) begin sh,sl=8'h00;c2=0; end else if(sl=9) begin sl=0; if(sh=5) begin sh=0;c2=1; end else

11、 sh=sh+1; end else begin sl=sl+1;c2=0; end end always(posedge c2 or posedge clr) begin if(clr) begin mh,ml=8'h00; end else if(ml=9) begin mh=0; if(mh=5) begin mh=0; end else mh=mh+1; end else begin ml=ml+1; end end endmodule/*位选信号发生器*/module xianshi (clk,bout) ; /location of the displayinput clk

12、;output 2:0bout;reg2:0bout;always(posedge clk)beginif(bout=3'b101) bout=3'b000;else bout=bout+1; end endmodule /*多路选择器*/module mul_one(out,mh,ml,sh,sl,msh,msl,bout);input3:0mh,ml,sh,sl,msh,msl;input2:0bout;output3:0out;reg3:0out;always(bout or mh or ml or sh or sl or msh or msl) begincase(bo

13、ut)3'b000:out=msl;3'b001:out=msh;3'b010:out=sl;3'b011:out=sh;3'b100:out=ml;3'b101:out=mh;endcase endendmodule /*译码器*/module yimaqi(dout,in);output7:0dout;input3:0in;reg7:0dout;always(in) begincase(in)4'b0000:dout=8'b11111100;4'b0001:dout=8'b01100000;4'b0010:dout=8'b11011010;4'b0011:dout=8'b11110010;4'