组成原理习题

1、第一章习题P154：冯诺依曼计算机的主要设计思想：存储程序并按地址顺序执行（P10）冯诺依曼计算机主要包括：存储器、运算器、控制器、输入和输出五部分组成13：P5第二章习题 P621. 8位二进制数表示原码、反码、补码真值真值原码原码反码反码补码补码-35- 010 00111010 00111101 11001101 1101-128-1000 0000超出超出8位位无法表示无法表示-127-111 11111111 11111000 00001000 0001-1-000 00011000 00011111 11101111 11113 若a7 0，则X为正数，显然a0 a6取任何值均可。

2、 若a7 1，则X为负数，X移0. a6 a5 a0 0.5D = 0.100000B，则0.5D 移0.100000 若要X0.5，即等价于X移 0.5D 移 即0. a6 a5 a00.100000，因此必须是a5 a0不全为0。 结论： 如果如果a7 0， a6 a0取任何值均可；取任何值均可； 如果如果a7 1 ，必须满足，必须满足a6 =1 且且a5 a0不全为不全为0。 2. 设X补a7.a6 a5 a0 ，其中ai 取0或1， 若要X-0.5，求a0 a1 a2 a7 的取值。43. 有一个字长为32位的浮点数，符号位1位；阶码8位，用移码表示；尾数23位，用补码表示；基数为2。

3、请写出：(1)最大数的二进制表示，(2)最小数的二进制表示，(3)规格化数所能表示的数的范围。 设移码采用移128码，且机器数格式如下：最大值（最大正数） 0 1111 1111 111 1111 1111 1111 1111 1111 即 x = (1-2-23) * 2127 二进制表示： x = (1-0.0000 0000 0000 0000 0000 001) * 2111 1111 最小值（最小负数）1 1111 1111 000 0000 0000 0000 0000 0000 即 x = 1 * 2127 二进制表示： x = -1* 2111 1111 符号位符号位S(1S(

4、1位位) ) 阶码阶码E(8E(8位位) )尾数尾数M(23M(23位位) )53. (3)规格化数所能表示的数的范围。 设移码采用移128码，且机器数格式如右：规格化数表示范围 最大正数： 0 1111 1111 111 1111 1111 1111 1111 1111 即 x = (1-2-23) * 2127 最小正数： 0 0000 0000 100 0000 0000 0000 0000 0000 即 x = 2-1 * 2-128 最大负数： 1 0000 0000 011 1111 1111 1111 1111 1111 即 x = -(2-1+2-23) * 2-128 最小负

5、数： 1 1111 1111 000 0000 0000 0000 0000 0000 即 x = 1 * 2127 规格化的正数范围2-129 (1-2-23) * 2127 负数范围2127 (2-1+2-23) * 2-128符号位符号位S(1S(1位位) ) 阶码阶码E(8E(8位位) ) 尾数尾数M(23M(23位位) )64. 将下列十进制数表示成IEEE754标准的32位浮点规格化数。 27/64 27/64 = 0.011011 = 1.1011 * 2-2 e=2，则Ee127125 27/64 27/64 =0.011011 =1.1011 * 2-2 符号位符号位阶码阶码

6、(8)(8)尾数尾数(23)(23)0 00111 11010111 1101 1011 0000 0000 0000 0000 0001011 0000 0000 0000 0000 000符号位符号位阶码阶码(8)(8)尾数尾数(23)(23)1 10111 11010111 11011011 0000 0000 0000 0000 0001011 0000 0000 0000 0000 0007 y补 00.000115.已知x和y，用变形补码计算xy，同时指出结果是否溢出。X=11011 y=00011 x补00.11011 ，y补00.00011 x+y补00.11110，未溢出 x

7、+y = +11110 x补 00.1101100.111108X=11011 y=10101 x补00.11011 ，y补11.01011 x+y补 00.00110 ，未溢出 x+y = +00110 y补 11.01011x补 00.1101100.001105.已知x和y，用变形补码计算xy，同时指出结果是否溢出。9x=10110 y=00001 x补11.01010 ，y补11.11111 x+y补 11.01001 ，未溢出 x+y = - 10111 y补 11.11111x补 11.0101011.010015.已知x和y，用变形补码计算xy，同时指出结果是否溢出。106. 已

8、知x和y，用变形补码计算x-y，同时指出结果是否溢出。X=11011 y=11111 X-Y补=x补+-y补 x补00.11011，y补 00.11111 x-y溢出x补 00.11011 y补 00.1111101.1101011X=10111 y=11011 x补00.10111，y补 11.00101 x-y补 11.11100 ，未溢出 x-y = - 00100 x补 00.10111 y补 11.0010111.111006. 已知x和y，用变形补码计算x-y，同时指出结果是否溢出。12X=11011 y=10011 x补00.11011，y补 00.10011 x-y补溢出x补

9、00.11011 y补 00.1001101.011106. 已知x和y，用变形补码计算x-y，同时指出结果是否溢出。137. 用原码阵列乘法器计算xy。x11011 y111111. 原码表示： x原0 11011 y原1 111112. 符号位单独运算： 0 113. 乘法阵列：|x| |y| 1 1 0 1 0 0 0 1 0 1 4. xy = - 1101000101 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 11 1 0 1 11 1 0 1 0 0 0 1 0 1 1 1 1 1 1 1 1 0 1 1149. x=2-0110.100101，y

10、=2-010(-0.011110)，求x+y设尾数阶码均使用双符号位的补码表示 x浮 11 101，00.100101 y浮 11 110，11.1000101)对阶（是小阶对大阶） EExEyEx补Ey补11 101 00 01011 111 修改后的x表示为： x浮 11 110，0.010010(1)2)尾数求和 M= 11 . 1101 00 (1)3)规格化处理 执行2次左规处理， M= 11 . 0 1 0 0 1 0 (0)， E= 11 100（阶码减2） 4)舍入处理：采用0舍1入法处理，则舍去0 5)判溢出：阶码符号位阶码符号位为11，不溢出故得最终结果为 xy2100（0

11、.101110）00. 0 1 0 0 1 0 11. 1 0 0 0 1 011 . 1 1 0 1 0 0 159. x=2-0110.100101，y=2-010(-0.011110)，求x-y设尾数阶码均使用双符号位的补码表示 x浮 11 101，00.100101 y浮 11 110，11.1000101) 对阶 EExEyEx补Ey补11 101 00 01011 111 修改后的x表示为： x浮 11 110，0.010010 (1)2)尾数求差 M= Mx My =00. 110000 (1)3)规格化处理4)舍入处理 5)判溢出故得最终结果为 xy20100. 1100010

12、0. 0 1 0 0 1 0 00. 0 1 1 1 1 000. 1 1 0 0 0 0采用0舍1入法处理，则进位，M= 00.110001阶码符号位为11，不溢出My补Mx补不需规格化12. 用IEEE 32位浮点格式表示如下的数第三章习题P1111.具有20位地址和32位字长的存储器该存储器能存储多少字节的信息？ 存储容量 = 存储单元个数每单元字节数 = 22032 bit = 2204Byte = 4M字节如果存储器有512K8位SRAM芯片组成，需要多少片? 存储芯片的字位扩展： 位扩展：4片512K8位芯片构成512K32位的存储组； 字扩展：2组512K32位存储组构成1M32

13、位的存储器； 因此，共需要24=8片SRAM芯片需要多少位地址做芯片选择？ 字扩展的是2个存储组，因此，需1位地址做片选。1.每个内存条为16Mx64位，需要几个内存条？解：64位机器的最大主存空间为226x64位，2.每个内存条内有几个DRAM芯片？3.主存共需要几个DRAM芯片，CPU如何选择各内存条？主存需要 个DRAM芯片，共有4条内存， CPU可以使用26位地址线的最高两位，通过2:4路译码器对内存条进行选择，剩余地址线用于内存条内部单元的寻址。2. 64位机器，地址码26位，DRAM芯片为4Mx819由16K8位的芯片扩展构成64K32位的存储器；位扩展：由4片16K8位的芯片构成

14、16K32位的存储组；字扩展：由4组16K32位存储组构成64K32位的存储器；地址线分配：共需16个地址线，由最高两位地址A14和A15产生4组片选信号，剩余地址线用于组内寻址；3.用16K8位的DRAM芯片构成64K32位存储器，问：（1）画出该存储器的组成逻辑框图。203、用16K8的DRAM芯片构成64K32位存储器，要求：(2)设储器读/写周期为0.5s，CPU在1s内至少要访问一次。试问采用哪种方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？ 假定16K8位的DRAM芯片的存储矩阵是： 128行(1288)列；（可以设刷新周期为2ms）

15、若集中刷新，则在2ms的最后，有128行0.5us=64us的集中刷新时间，为死时间不能进行读写，不合适； 若分散刷新，则每1us只能访问一次主存，而cpu要求至少要访问一次，所以也不大合适； 所以，应采用异步式刷新方式。假定DRAM芯片的刷新周期为2ms 两行的刷新操作的最大时间间隔为：2ms/128 = 15.625us若取15.5us作为实际的刷新间隔 刷新一遍的实际时间为： 15.5us1281984us = 1.984ms；可见，采用异步刷新，每15.5us中用0.5us用于刷新，其余时间可进行访存，满足CPU在1us内至少访问一次的要求。1. 总共需要多少芯片？ 需要 个芯片，4片

16、一组，共需8组。 2. 存储器组成框图3. 异步刷新，单元刷新间隔不超过8ms，则刷新周期是多少？ 设128K8的DRAM芯片的存储阵列为512x256x8，按行刷新，则刷新间隔为 8ms/512行=15.625us，可取刷新周期为15.5us。4. 有个1024Kx32位的存储器，由128K8的DRAM芯片构成。5. 用256K16位的SRAM芯片组成1024K32位的存储器1.总共需要多少芯片？ 需要 1024K32位/ 256K16位=4 x2=8个芯片，2片一组，共需4组。 2. 地址线分配：共需20位地址线，其中最高2位A18，A19通过2:4译码器确定组号，剩余地址用于组内单元寻址

17、。3. 存储器组成框图6. 用32K8位的EEPROM芯片组成128K16位的存储器1.数据寄存器多少位？ 存储器为128K16位，所以数据寄存器为16位。2. 地址寄存器多少位？ 寻址128K16位的存储器，共需17位地址线，所以地址寄存器为17位。3. 共需多少个EEPROM? 片，其中2片一组，共需4组。4. 存储器组成框图 7. 0000H ：0000 00000000（14个个0）3FFFH ：0011 11111111（14个1） 寻址空间为4x2126000H：RAM1 8Kx16 （需要13位地址）0110 00000000（13个0） 0111 11111111（13个1）

18、8000H：RAM2 8Kx161000 00000000（13个0） 1001 11111111（13个1） A000H: RAM3 8Kx161010 00000000（13个0） 1011 11111111（13个1） C000H：RAM4 8Kx161100 00000000（13个0） 1101 11111111（13个1） E000H：RAM5 8Kx161110 00000000（13个0） 1111 11111111（13个1） RAM区域计算：40Kx168Kx8= 5x2 =102片一组，共5组7. 总的存储空间为ROM+RAM=16K+40K=56KCPU使用16位地址进

19、行寻址，使用3:8译码器RAM共5组，使用5路译码信号；ROM相当于2组，使用2路译码信号；组内使用13位地址寻址；278. 设存储器容量为64M，字长为64位，模块数m=8，分别用顺序和交叉方式进行组织。存储周期T=100ns，数据总线宽度为64位，总线传送周期=50ns。求：顺序存储器和交叉存储器的带宽各是多少？顺序存储器和交叉存储器连续读出m=8个字的数据量都是：q = 864 = 512位顺序存储器所需要的时间为t1 = mT =8100ns =800ns =810-7s故顺序存储器的带宽为W1= q/t1 = 512/(810-7) = 64107bit/s交叉存储器所需要的时间为t

20、2 = T+ (m-1)= 100ns + (8-1)50ns = 450ns =4.510-7s故交叉存储器的带宽为W1= q/t2 = 512/(4.510-7) = 113.8107bit/s289.CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache/主存系统的效率和平均访问时间。 命中率h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968 主存与Cache的速度倍率r = tm/tc = 240ns/40ns = 6 访问效率e = 1/(r+(1-r

21、)h) = 1/(6+(1-6)0.968) = 86.2% 平均访问时间ta = tc/e = 40ns/0.862 = 46.4ns2910.已知cache存储周期40ns，主存存储周期200ns，cache/主存系统平均访问时间为50ns，求cache的命中率是多少？ 由 ta = htc+(1-h)tm，可得%75.932004020050mcmatttth3013. 一个组相联Cache由64个行组成，每组4行。主存储器包含4K个块，每块128字。请表示内存地址的格式。 组相联映射下的主存地址格式如下： 主存大小为4K*128=219，共需19位地址。 共4K个块，块地址位12位，

22、每块128字，块内的字地址需要7位， Cache由64个行组成，每组4行 Cache中共包含16组，需4位组号 主存包含4K个块 主存块号为12位 主存标记位有124=8位主存标记主存标记组号组号块内地址块内地址7位4位8位3114.某机主存容量1MB，字长1B，块大小16B，Cache容量64KB，若Cache采用直接映射方式，请给出2个不同标记的内存地址，它们映射到同一个Cache行。 直接映射下的主存地址格式如下： 每块16B 块内的字节地址需要4位 Cache容量64KB 共包含4K行 Cache块号12位 主存容量1MB 主存地址20位 主存标记位20124 = 4位 两个满足题目要

23、求的主存地址：i=j mod n, n为行数0000 1001 0000 1110 0000 0001 1001 0000 1110 0000即中间12位的行地址相同而高4位的标记位不同即可，主存标记主存标记CacheCache行号行号块内地址块内地址4位12位4位3215. 假设主存容量16M32位，Cache容量64K32位，主存与Cache之间以每块432位大小传送数据，请确定直接映射方式的有关参数，并画出主存地址格式。直接映射下的主存地址格式如下： 每块4字 块内的字地址需要2位 Cache容量64KB Cache共包含64K/4=16K个块 Cache块号需要14位 主存16MB 主

24、存地址为24位 主存标记位有24142 = 8位主存标记主存标记CacheCache行号行号块内地址块内地址2位14位8位19. LRU替换算法思想：每页设置一个计数器，每次命中时，将该页的计算器清零，而其他页的计数器加1；替换时，将计数器值最大的页面换出。计算器值页面置换过程22. 注：其他有关虚拟存储器的内容不作为考试内容，但是希望同学们能结合操作系统的讲解好好掌握第四章习题 P1371.ASCII码7位，主存单元字长32位，指令子长12位.不合理，指令字长一般为机器字长的半字长或单倍字长设置为16位比较合适。一般系统中单字长指令较多，如果设置为12位，则取指时浪费20位，单字长指令较多的

25、话，浪费比较严重2. 指令长度32位，具有双操作数、单操作数和无操作数三类指令形式，共有70条指令，设计指令格式。70条指令操作控制字段，则采用混合表示法设计微指令； 从左表中选择互斥互斥的微操作； a命令：与i互斥 b命令：与f、g、i、j互斥 c命令：与f、j互斥 d命令：与i、j互斥 e命令：与f、h、j互斥 f命令：与b、c、e、h、i、j互斥 g命令：与b、h、j互斥 h命令：与e、f、g、i互斥 i命令：与a、b、d、f、h、j互斥 j命令：与b、c、d、e、f、g、i互斥 互斥信号组 e、f、h和b、i、j e、f、h和d、i、j e、f、h和b、g、j i、f、h和b、g、j微

26、指微指令令abcdefg hijI1I2I3I4I5I6I7I8因为有10种不同性质的微命令信号，如果采用直接表示法则需要10位控制字段，现控制字段仅限于8位，那么，为了压缩控制字段的长度，必须设法把一个微指令周期中的互斥性微命令组合在一个小组中，进行分组译码。51(e,f,h)和(b,i,j)、或(d,i,j)和(e,f,h)、或(g,b,j)和(i,f,h)均是不可能同时出现的互斥信号，所以可将其通过2:4译码后输出三个微命令信号(00表示该组所有的微命令均无效)，而其余四个微命令信号用直接表示方式解法1： 将 （d, i, j）和（e, f, h）分别组成两个小组，进行译码，可得六个微命

27、令信号，剩下的a, b, c, g四个微命令信号直接表示：解法2： 将 （b, i, j）和（e, f, h）分别组成两个小组，进行译码，可得六个微命令信号，剩下的a, b, c, g四个微命令信号直接表示：解法3： 将（g,b,j）和（i,f,h）分别组成两个小组，进行译码，可得六个微命令信号，剩下的a, b, d, e四个微命令信号直接表示：注意：00表示两位均不产生控制信号* * *abcg 0 1 d 0 1 e1 0 i1 0 f1 1 j 11 h* * *acdg 0 1 b 0 1 e1 0 i1 0 f1 1 j 11 h* * *acde0 1 g 0 1 I1 0 b 1

28、 0 f1 1 j 11 h10某计算机有如下部件，ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器IR，通用寄存器R0R3，暂存器C和D。 (1)请将各逻辑部件组成一个数据通路，并标明数据流动方向。(2)画出“ADD R1，R2”指令的指令周期流程图。(1) 设该系统为单总线结构，暂存器C和D用于ALU的输入端数据暂存，移位器作为ALU输出端的缓冲器，可对ALU的运算结果进行附加操作，则数据通路可设计如下：(2) 根据上面的数据通路，可画出“ADD R1，R2”(设R1为目的寄存器)的指令周期流程图如下：11微程序控制方式中，控存容量为512*48位。控制微程序

29、转移的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式。请问； (1)微指令的三个字段分别应为多少位? (2)画出对应这种微指令格式的微程序控制器逻辑框图。 解: (1)微指令的三个字段：操作控制字段、判别测试和下址字段。控存容量为512*48位，所以下址字段需用9位（29 =512）控制微程序转移的条件有4个，所以判别测试字段需4位或（3位译码），因此操作控制字段的位数48-9-4=35位(或48-9-3=36位)(2)微程序控制器逻辑框图（参见教材P.147图5.23）OP微地址寄存器地址转移逻辑控制存储器地址译码P字段控制字段指令寄存器IR状态条件微命令信号5512.今有4级

30、流水线，分别完成取指、指令译码并取数、运算、送结果四步操作。假设完成各步操作的时间依次为100ns、100ns、80ns、50ns。请问：流水线的操作周期应设计为多少？ 流水线的操作周期应按各步操作的最大时间来考虑，即流水线时钟周期性 ，max(100,100,80,50)=100ns。若相邻两条指令发生数据相关，硬件上不采取措施，那么第2条指令要推迟多少时间进行？ 遇到数据相关时，就推迟第2条指令的执行； 在第1条指令“送结果”步骤完成后，第2条指令的“取数”步骤才能开始，要推迟到所需读取的数据已产生为止，即第2条指令要推迟两个时钟周期，即200ns才能进行。如果再硬件设计上加以改进，至少需

31、推迟多少时间？ 采用定向传送的技术，则只要第1条指令完成“运算”的步骤，第2条指令就可以“取数”了，因此至少需推迟100ns。56流水时空图取指取指 译码并译码并取数取数运算运算送结果送结果取指取指译码并译码并取数取数运算运算送结果送结果取指取指译码并译码并取数取数运算运算送结果送结果取指取指译码并译码并取数取数运算运算送结果送结果可能出现的数据相关5713.指令流水线有取指（IF）、译码（ID）、执行（EX）、访存（MEM）、写回寄存器堆（WB）五个过程段，共有20条指令连续输入此流水线。画出流水处理的时空图，假设时钟周期为100ns。5813.指令流水线有取指（IF）、译码（ID）、执行（

32、EX）、访存（MEM）、写回寄存器堆（WB）五个过程段，共有20条指令连续输入此流水线。 求流水线的实际吞吐量（单位时间内执行完毕的指令条数）。执行20条指令共用5+1*19=24个流水周期，共2400ns 求流水线的加速比。设流水线操作周期为， 则n指令串行经过k个过程段的时间为n*k* ；而n条指令经过可并行的k段流水线时所需的时间为(k+n-1)*； 故20条指令经过5个过程段的加速比为：条条/ /秒秒1 10 0* *8 8. .3 33 31 10 0* *1 10 00 0* *1 1) )2 20 0( (5 52 20 01 1) )n n( (K Kn nH H6 69 94

33、 4. .1 17 71 15 52 20 05 5* *2 20 01 1) )n n( (K Kn nK KT Tp pT Ts sS S14用时空图法证明流水计算机比非流水计算机具有更高的吞吐率。设流水计算机的指令流水线分为4个过程段：IF、ID、EX、WB，则流水计算机的时空图如下：非流水计算机的时空图：由图中可以看出，同样的8个操作周期内，流水计算机执行完了5条指令，而非流水计算机只执行完了2条指令；由此，可看出流水计算机比非流水计算机具有更高的吞吐率。WBEXIDIF空间S时间T 1 2 3 4 5 6 7 8I1I1I1I1I2I2I2I2非流水线时间图WBEXIDIF空间S时间

34、T 1 2 3 4 5 6 7 8I1I1I1I1I2I2I2I2流水线时间图I3I3I3I3I4I4I4I4I5I5I5I56016. 判断以下三组指令中各存在哪种类型的数据相关？ I1 LDA R1 , A ;M(A)R1I2 ADD R2 , R1 ;(R2)+(R1)R2 I3 ADD R3 , R4 ;(R3)+(R4)R3I4 MUL R4 , R5 ;(R4) (R5) R4 I5 LDA R6 , B ;M(B)R6I6 MUL R6 , R7 ;(R6) (R7) R6写后读相关读后写相关写后写相关第六章习题 P1比较单总线、多总线结构的性能特点。2说明总线结构对计算机系统性

35、能的影响。3. 用异步通信方式传送字符“A”和“8”，数据有7位，偶校验1位，起始位l位，停止位1位，请分别画出波形图。“A”的ASCII码为41H = 01000001B，校验位为0；“8”的ASCII码为38H = 00111000B，校验位为1。停止位起始位数据位数据位数据位数据位数据位数据位数据位数据位校验位停止位起始位数据位数据位数据位数据位数据位数据位数据位数据位校验位停止位0 1 2 3 4 5 6 70 1 2 3 4 5 6 75画出菊花链方式的优先级判决逻辑电路图。6画出独立请求方式的优先级判决逻辑电路图。中央仲裁器设备接口0设备接口1设备接口nBSBRBGDA中央仲裁器设

36、备接口0设备接口1设备接口nBG0BG1BGnBR0BR1BRn8同步通信之所以比异步通信具有较高的传输频率，是因为同步通信 C 。 A不需要应答信号 B总线长度较短 C用一个公共时钟信号进行同步 D各部件存取时间比较接近9在集中式总线仲裁中， B 方式响应时间最快， A 方式对 C 最敏感。A菊花链方式 B独立请求方式 C电路故障 D. 计数器定时查询方式10采用串行接口进行7位ASCII码传送，带有一位奇校验位、1位起始位和1位停止位，当波特率为9600波特时，字符传送速率为 A 。 A960 B873 C1371 D48011系统总线中地址线的功能是 D 。 A选择主存单元地址 B选择进

37、行信息传输的设备 C选择外存地址 D指定主存和IO设备接口电路的地址12系统总线中控制线的功能是 A 。 A提供主存、IO接口设备的控制信号和响应信号 B提供数据信息 C提供时序信号 D提供主存、IO接口设备的响应信号13说明存储器总线周期与IO总线周期的异同点。 答：存储总线周期用于对内存读写；I/O总线周期对接口中的端口进行读写。 14PCI是一个与处理器无关的 D ，它采用 C 时序协议和 A 式仲裁策略，并具有 B 能力。 A集中 B自动配置 C.同步 D高速外围总线 15PCI总线的基本传输机制是猝发式传送。利用 A 可以实现总线间的 B 传送，使所有的存取都按CPU的需要出现在总线

38、上。PCI允许 D 总线 C 工作。 A桥 B猝发式 C并行 D多条16InfiniBand是一个高性能的 A 总线标准，数据传送率高达 B ，它可连接 C 台服务器，适合于高成本的 D 计算机的系统。 AI/O B30GB/S C64000 D较大规模17PCI总线中三种桥的名称是什么?桥的功能是什么?答：在PCI总线体系结构中有三种桥：即HOST桥、PCI/LAGACY总线桥、PCI/PCI桥。 桥在PCI总线体系结构中起着重要作用，它连接两条总线，使彼此间相互通信。 桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一

39、份地址表。桥可以实现总线间的猝发式传送，可使所有的存取都按CPU的需要出现在总线上。由上可见，以桥连接实现的PCI总线结构具有很好的扩充性和兼容性，允许多条总线并行工作。 18何谓分布式仲裁?画出逻辑结构示意图进行说明。答：分布式仲裁不需要中央仲裁器，每个潜在的主方功能模块都有自己的仲裁号和仲裁器。当它们有总线请求时，把它们唯一的仲裁号发送到共享的仲裁总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果仲裁总线上的号大，则它的总线请求不予响应，并撤消它的仲裁号。最后，获胜者的仲裁号保留在仲裁总线上。显然，分布式仲裁是以优先级仲裁策略为基础。19总线的一次信息传送过程大致分哪几个阶段?

40、 若采用同步定时协议，请画出读数据的同步时序图。 （异步定时也要会）答：总线的一次信息传送过程，大致可分为如下五个阶段：请求总线，总线仲裁，寻址，信息传送，状态返回地址数据总线时钟启动信号读命令地址线数据线认可20某总线在一个总线周期中并行传送8个字节的信息，假设一个总线周期等于一个总线时钟周期，总线时钟频率为70MHz，总线带宽是多少?答：Dr T / D = D 1/8B70 = 560MHz/s第七章习题 P1. 计算机的外围设备指：D2. 打印机根据印字方式分为：击打式和非击打式两大类，在击打式打印机中，只有针形打印机能打印汉字3. 显示器每帧有1024*1024个像素，可以显示256

41、种颜色，则刷新存储器容量多大？ 解：256种颜色，需要8位表示。容量为1024*1024*8/8位=1MB4.一个双面CD光盘，每面100道，每道9扇区，每扇区512B，求光盘的格式化容量：2个面*100道*9扇区*512B=921600B6.双面磁盘，每面220道，转速r=4000转/分，数据传输率为185000B/s，求磁盘总容量。解：数据传输率=转速*道容量，道容量=185000B/(4000/60)=2775B 磁盘总容量=2面*220道*2775B=1221000B7.磁盘转速为3000转/分，4个记录面，每道容量12 288B，最小磁道直径230mm，共有275道。（1）存储容量为

42、：4面*275道*12 288B=13516800B（12.89MB）（2）最高位密度：按最内圈磁道计算，直径为230mm，半径为115mm，则位密度=道容量/道周长=12288B/2*3.14*115=17B/mm最低位密度按最外圈磁道计算？（3）数据传输率=转速*道容量=3000/60*12288B=614400B=600KB/s（4）平均等待时间=转半圈的时间=1/2*(60/3000)*1000ms=10ms（5）磁盘地址格式方案：16-1514-1312-43-0台号记录面号柱面（磁道）号扇区号有4台磁盘，每台有4个记录面，每个记录面最多可容纳512个磁道，每道有16个扇区。8. 磁

43、盘转速2400转/分，每个面200道，平均寻道时间为60ms，每道容量96Kb。（1）磁盘存取时间 = 平均寻道时间+平均等待时间（转半圈的时间） = 60ms+1/2*60/2400*1000ms = 60+12.5=72.5ms（2）数据传输率 = 转速*每道容量 = 2400/60*96Kb = 3840Kb = 480KB10. 20个面，每个盘面直径18英寸，可供记录部分宽5英寸，道密度100道/英寸，位密度1000位/英寸（最内道）。（1）盘片组总容量? 5英寸*100道/英寸= 500道， 道容量 = 2*3.14*5英寸*1000位/英寸 = 3.14*104位 总容量= 20

44、面*500道* 3.14*104位=314*106位（2）数据传输率为1MB/s，求转速？ 转速 = 数据传输率/道容量 = 1MB/3925B=267转/秒=16029转/分11. 平均寻道时间30ms，平均旋转等待时间10ms，数据传输率为500B/ms，磁盘上有1000件每件300B的数据，将数据一件件取走，更新后再放回原地，假设一次取出和写入的时间为：T=寻道时间寻道时间+等待时间等待时间+数据传送时间数据传送时间此外，cpu更新信息时间为4ms，问：（1）更新磁盘上全部数据需要多少时间？(30*10-3+10*10-3+3000/500*10-3)*2+4*10-3*1000 = 9

45、6s（2）转速和数据传输率都提高1倍，则更新全部数据的时间为：(30*10-3+5*10-3+3000/1000*10-3)*2+4*10-3*1000 =80s12. （1）存储容量从大到小依次为：活动头磁盘存储器， MO 磁盘，CD-ROM 存储器，主存，高速缓存，寄存器组存储周期从大到小依次为：CD-ROM 存储器，MO 磁盘，活动头磁盘存储器，主存，高速缓存，寄存器组13.刷新存储器是用来存储一图像信息以不断提供刷新图像的信号。其存储容量由图像分辨率和灰度级决定。刷存容量为：1024*1024*24 = 3MB14. (1)刷新存储器的容量：1024*768*3 = 2.25MB (2)刷新存储器的带宽：1024*768*3B*72/s = 162MB/s第八章习题 P1如果认为CPU等待设备的状态信号是处于非工作状态(即踏步等待)，那么在下面