第七章可编程逻辑器件的工作原理及应用

1、第七章第七章 可编程逻辑器可编程逻辑器件的工作原理及应用件的工作原理及应用主讲：司杨主讲：司杨制作：张海峰制作：张海峰电工教研室第七章第七章 可编程逻辑器件的工作原理及应用可编程逻辑器件的工作原理及应用7.1 可编程逻辑器件的编程原理可编程逻辑器件的编程原理17.2 CPLD和和FPGA的结构和特点的结构和特点27.3 MAX_PLUS_II的基本使用方的基本使用方法与可编程逻辑器件的应用举例法与可编程逻辑器件的应用举例3电工教研室7.1 7.1 可编程逻辑器件的编程原理可编程逻辑器件的编程原理7.1.1 7.1.1 概述概述一、数字电路的发展与可编程器件的出现一、数字电路的发展与可编程器件的

2、出现二、二、PLDPLD的发展态势的发展态势三、可编程逻辑器件的分类三、可编程逻辑器件的分类l 1.按集成密度划分为7.1.2 PLD7.1.2 PLD的结构、表示方法的结构、表示方法l 1.PLD的基本结构l 2.PLD的逻辑符号表示方法l 3.编程连接技术l 4.低密度可编程逻辑器件电工教研室 6.1.3 6.1.3 可编程只读存储器可编程只读存储器PROMPROM 6.1.4 6.1.4 可编程逻辑阵列可编程逻辑阵列 PLAPLA 一、一、PLAPLA基本结构基本结构 二、二、PLAPLA应用举例应用举例 6.1.5 6.1.5 可编程阵列逻辑可编程阵列逻辑 PALPAL 6.1.6 6

3、.1.6 通用阵列逻辑通用阵列逻辑 GALGAL 一、一、GAL16V8GAL16V8总体结构总体结构 二、输出逻辑宏单元（二、输出逻辑宏单元（OLMCOLMC）l 1. OLMC的结构l 2.GAL16V8的结构控制字l 3.OLMC的配置 三、行地址结构三、行地址结构 6.1.2 PLD6.1.2 PLD的结构、表示方法的结构、表示方法一、数字电路的发展与可编程器件的出现一、数字电路的发展与可编程器件的出现集成度：集成度：高效、低耗、高精度、高稳定、智能化。高效、低耗、高精度、高稳定、智能化。VLSICLSICSSICMSIC7.1.1 7.1.1 概述概述专用型：专用型：ASIC（App

4、lication Specific Integratel Circuit)逻辑功能逻辑功能：通用型：通用型：54/74系列、系列、74HC系列、系列、74HCT系列等系列等随系统规模扩大：随系统规模扩大：焊点多，可靠性下降焊点多，可靠性下降功耗增加、成本升高功耗增加、成本升高占用空间扩大占用空间扩大要承担设计风险、要承担设计风险、周期长、成本高周期长、成本高可编程器件可编程器件 (PLD : Programmable Logic Device ）系统设计师们希望自己设计系统设计师们希望自己设计 ASICASIC芯片，缩短设计周期，芯片，缩短设计周期，能在实验室设计好后，立即投入实际应用。能在实

5、验室设计好后，立即投入实际应用。VLSIC二、二、PLD的发展态势的发展态势n向低电压和低功耗方向发展，向低电压和低功耗方向发展， 5V 3.3V 2.5V 1.8V 更低更低n向高集成度、高速度方向发展向高集成度、高速度方向发展 集成度已达到集成度已达到400万门以上万门以上n向数、模混合可编程方向发展向数、模混合可编程方向发展n向内嵌多种功能模块向内嵌多种功能模块方向发展方向发展 RAM，ROM，DSP，CPU等等PROMPLAPALGAL低密度可编程逻辑器件低密度可编程逻辑器件（LDPLD）EPLDCPLDFPGA高密度可编程逻辑器件高密度可编程逻辑器件（HDPLD）可编程逻辑器件可编程

6、逻辑器件（PLD）1.按集成密度划分为按集成密度划分为三、可编程逻辑器件的分类三、可编程逻辑器件的分类7.1.2 PLD的结构、表示方法的结构、表示方法与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项和项PLD主体主体输入输入电路电路输入信号输入信号互补互补输入输入输出输出电路电路输出函数输出函数反馈输入信号反馈输入信号 可由或阵列直接输出，构成组合输出；可由或阵列直接输出，构成组合输出； 通过寄存器输出，构成时序方式输出通过寄存器输出，构成时序方式输出。1.PLD的基本结构的基本结构输 出 或门阵列 与门阵列 输 入 B A Y Z (b) 与门与门阵列阵列或门或门阵列阵列乘积项乘积项和项和

7、项互补互补输入输入2. 2. PLD的的逻辑符号表示方法逻辑符号表示方法(1)(1) 连接的方式连接的方式 硬线连接单元硬线连接单元 被编程接通单元被编程接通单元 被编程擦除单元被编程擦除单元 (2)(2)基本门电路的表示方式基本门电路的表示方式L=A+B+C+ DDA BCF1=ABC与门与门或门或门A B C DF1 AB C& L AB C1L DF1=A+B+C+D L4 A B A B L3 A B A B L3 A B A B A A A A EN EN 三态输出缓冲器三态输出缓冲器输出恒等于输出恒等于0 0的与门的与门输出为输出为1 1的与门的与门 A A A 输入缓冲器

8、输入缓冲器简化简化 熔丝编程技术熔丝编程技术是用熔丝作为开关元件，这些开关元是用熔丝作为开关元件，这些开关元件平时（在未编程时）处于连通状态，加电编程时，件平时（在未编程时）处于连通状态，加电编程时，在不需要连接处将熔丝熔断，保留在器件内的熔丝在不需要连接处将熔丝熔断，保留在器件内的熔丝模式决定相应器件的逻辑功能。模式决定相应器件的逻辑功能。 反熔丝编程技术反熔丝编程技术也称熔通编程技术，这类器件是用也称熔通编程技术，这类器件是用逆熔丝作为开关元件。这些开关元件在未编程时处逆熔丝作为开关元件。这些开关元件在未编程时处于开路状态，编程时，在需要连接处的逆熔丝开关于开路状态，编程时，在需要连接处的

9、逆熔丝开关元件两端加上编程电压，逆熔丝将由高阻抗变为低元件两端加上编程电压，逆熔丝将由高阻抗变为低阻抗，实现两点间的连接，编程后器件内的反熔丝阻抗，实现两点间的连接，编程后器件内的反熔丝模式决定了相应器件的逻辑功能。模式决定了相应器件的逻辑功能。（1）熔丝）熔丝(Fuse)和反熔丝和反熔丝(Anti-fuse)编程技术编程技术3. 3. 编程连接技术编程连接技术熔丝结构熔丝结构反熔丝结构示意反熔丝结构示意n体积小，集成度高，速度高，易加密，抗干扰，耐高温n只能一次编程，在设计初期阶段不灵活 A L B C D L VCC A B C D 熔丝熔丝 PLD表示的与门表示的与门熔丝工艺的与门原理图

10、熔丝工艺的与门原理图L=ABCVCC+(5V) R 3kW L D1 D2 D3 A B C 高电平高电平A、B、C有一个输入低电平有一个输入低电平0VA、B、C三个都输入高电平三个都输入高电平+5V5V0V5V低电平低电平5V5V5VL=ABC L VCC A B C D L VCC A B C D 熔丝图中熔丝图中 L=AB L T1 T2 T3 T4 A B C D VCC 连接连接连接连接连接连接断开断开A、B、C 中有一个为中有一个为0A、B、C 都为都为1输出为输出为0；输出为输出为1。情况情况2：L=AC断开断开连接连接连接连接断开断开情况情况1：L=ABCXX器件的开关状态不同

11、器件的开关状态不同, 电路实现逻辑函数也就不同电路实现逻辑函数也就不同1 0 11 1 1（2）浮栅型电可写紫外线擦除编程技术）浮栅型电可写紫外线擦除编程技术 浮栅管相当于一个电子开关，如浮栅管相当于一个电子开关，如N沟浮栅管，沟浮栅管，当浮栅中没有注入电子时，浮栅管导通；当浮栅中当浮栅中没有注入电子时，浮栅管导通；当浮栅中注入电子后，浮栅管截止。浮栅管的浮栅在原始状注入电子后，浮栅管截止。浮栅管的浮栅在原始状态没有电子，如果把源极和衬底接地，且在源态没有电子，如果把源极和衬底接地，且在源-漏漏极间加电压脉冲产生足够强的电场，使电子加速跃极间加电压脉冲产生足够强的电场，使电子加速跃入浮栅中，则

12、使浮栅带上负电荷，电压脉冲消除后，入浮栅中，则使浮栅带上负电荷，电压脉冲消除后，浮栅上的电子可以长期保留；当浮栅管受到紫外光浮栅上的电子可以长期保留；当浮栅管受到紫外光照射时，浮栅上的电子将流向衬底，擦除所记忆的照射时，浮栅上的电子将流向衬底，擦除所记忆的信息，而为重新编程做好准备。信息，而为重新编程做好准备。浮栅型紫外线擦除熔丝结构浮栅型紫外线擦除熔丝结构n nn n+ + +S SD DG1G1G2G2SiOSiO2 2早期早期PROM器件器件采用此工艺采用此工艺n可反复编程可反复编程n不用每次上电重新不用每次上电重新下载，但相对速度下载，但相对速度慢，功耗较大慢，功耗较大三、浮栅编程技术

13、三、浮栅编程技术 用浮栅编程技术生产的编程单元是一种能多次改写的用浮栅编程技术生产的编程单元是一种能多次改写的ROM，即已写入的内容可以擦去，也可以重新写入新的内，即已写入的内容可以擦去，也可以重新写入新的内容。容。（一）叠栅型（一）叠栅型（SIMOS）存储单元）存储单元25V25VGND有有11无无11+ +开启电压开启电压5V5VGND 开启电开启电压压VT1。+ + + +开启电压加大开启电压加大+ + + + 开启电开启电压压VT2。0问题：浮栅上的电荷无放电通路，没法泄漏。问题：浮栅上的电荷无放电通路，没法泄漏。 用用紫外线照射紫外线照射芯片上的玻璃窗，则形成光电电芯片上的玻璃窗，则

14、形成光电电流，把栅极电子带回到多晶硅衬底，流，把栅极电子带回到多晶硅衬底，SIMOS管恢复管恢复到初始的导通状态。到初始的导通状态。（3）浮栅型电可写电擦除编程技（）浮栅型电可写电擦除编程技（E2PROM） 此类器件在此类器件在CMOS管的浮栅与漏极间有一薄氧管的浮栅与漏极间有一薄氧化层区，其厚度为化层区，其厚度为10m15m，可产生隧道效应。，可产生隧道效应。编程（写入）时，编程（写入）时，漏极接地，栅极加漏极接地，栅极加20V的脉冲电的脉冲电压压，衬底中的电子将通过隧道效应进入浮栅，浮栅，衬底中的电子将通过隧道效应进入浮栅，浮栅管正常工作时处于截止状态，脉冲消除后，浮栅上管正常工作时处于截

15、止状态，脉冲消除后，浮栅上的电子可以长期保留；若将其的电子可以长期保留；若将其控制栅极接地，漏极控制栅极接地，漏极加加20V的脉冲电压的脉冲电压，浮栅上的电子又将通过隧道效，浮栅上的电子又将通过隧道效应返回衬底，则使该管正常工作时处于导通状态，应返回衬底，则使该管正常工作时处于导通状态，达到对该管擦除的目的。达到对该管擦除的目的。编程和擦除都是通过在漏编程和擦除都是通过在漏极和控制栅极上加入一定幅度和极性的电脉冲来实极和控制栅极上加入一定幅度和极性的电脉冲来实现，可由用户在现，可由用户在“现场现场”用编程器来完成。用编程器来完成。 浮栅型电可擦除熔丝结构浮栅型电可擦除熔丝结构nn+G1G1S

16、SD DG2G2SiOSiO2 2大多数大多数CPLD器器件采用此工艺件采用此工艺n可反复编程可反复编程n不用每次上电重新不用每次上电重新下载，但相对速度下载，但相对速度慢，功耗较大慢，功耗较大面积大面积大 向浮栅写入向浮栅写入电荷时，电荷时，G加加25V，D接接GND。 擦除浮栅擦除浮栅电荷时，电荷时，G加加5V，D接接25V。（二）隧道型（二）隧道型（FLOTOX）储存单元）储存单元 前面研究的可擦写存储器的缺点是擦除已存入的信息必须用紫前面研究的可擦写存储器的缺点是擦除已存入的信息必须用紫外光照射一定的时间，因此不能用于快速改变储存信息的场合。外光照射一定的时间，因此不能用于快速改变储存

17、信息的场合。 FLOTOX管的结构剖面示意图如图所示。管的结构剖面示意图如图所示。 它与叠栅型管的不同在于浮栅延长区与漏区它与叠栅型管的不同在于浮栅延长区与漏区N 之间的交之间的交叠处有一个厚度约为叠处有一个厚度约为80埃的薄绝缘层。埃的薄绝缘层。 隧道型储存单元制成的存储器克服了这一缺点，它称为电可改隧道型储存单元制成的存储器克服了这一缺点，它称为电可改写只读存储器写只读存储器E2PROM，即电擦除、电编程的只读存储器。，即电擦除、电编程的只读存储器。隧道隧道80埃埃（4）SRAM编程技术编程技术 与浮栅型熔丝结构基本相同。与浮栅型熔丝结构基本相同。SRAM编程技术编程技术是在是在FPGA器

18、件中采用的主要编程工艺之一。器件中采用的主要编程工艺之一。SRAM型的型的FPGA是易失性的，断电后其内部编程是易失性的，断电后其内部编程数据（构造代码）将丢失，需在外部配接数据（构造代码）将丢失，需在外部配接ROM存存放放FPGA的编程数据。的编程数据。n可反复编程，实现系统功能的动态重构可反复编程，实现系统功能的动态重构n每次上电需重新下载，实际应用时需外每次上电需重新下载，实际应用时需外挂挂EEPROM用于保存程序用于保存程序(2) (2) 浮浮栅栅MOS管开关管开关用不同的浮栅用不同的浮栅MOS管连接的管连接的PLD，编程信息的擦除方法，编程信息的擦除方法也不同。也不同。SIMOS管连

19、接的管连接的PLD，采用紫外光照射擦除；，采用紫外光照射擦除；Flotox MOS管和快闪叠栅管和快闪叠栅MOS管，采用电擦除方法。管，采用电擦除方法。浮浮栅栅MOS管管叠栅注入叠栅注入MOS(SIMOS)管管浮栅隧道氧化层浮栅隧道氧化层MOS(Flotox MOS)管管快闪快闪(Flash)叠栅叠栅MOS管管 当浮栅上带有负电荷时，使得当浮栅上带有负电荷时，使得MOS管的开启电压变高，如管的开启电压变高，如果给控制栅加上果给控制栅加上VT1控制电压，控制电压，MOS管仍处于截止状态。管仍处于截止状态。 当浮栅上没有电荷时，给控制栅加上大于当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压的

20、控制电压 ，MOS管导通。管导通。a.叠栅注入叠栅注入MOS(SIMOS)管管 25V25VGND5V5VGND iD VT1 VT2 vGS 浮栅无电子 O 编程前 iD VT1 VT2 vGS 浮栅无电子 浮栅有电子 O 编程前 编程后 5V5VGND5V5VGND导通导通截止截止若要擦除，可用若要擦除，可用紫外线或紫外线或X射线，距管子射线，距管子2厘米处照射厘米处照射15-20分钟。分钟。 L T1 T2 T3 T4 A B C D VCC L=BC连接连接连接连接断开断开断开断开连接连接连接连接断开断开断开断开1 1 1 1浮栅延长区与漏区浮栅延长区与漏区N+之间的之间的交叠处有一个

21、厚度约为交叠处有一个厚度约为80A (埃埃)的薄绝缘层的薄绝缘层遂道区。遂道区。当遂道区的电场强度大到一当遂道区的电场强度大到一定程度，使漏区与浮栅间出定程度，使漏区与浮栅间出现导电遂道，形成电流将浮现导电遂道，形成电流将浮栅电荷泄放掉。栅电荷泄放掉。遂道遂道MOS管管是用电擦除的，是用电擦除的，擦除速度快。擦除速度快。 N+ N+ 隧隧道道 P P型型衬衬底底 源源极极s s 控控制制栅栅g gc c 漏漏极极d d 浮浮栅栅d s gc gf b.浮栅隧道氧化层浮栅隧道氧化层MOS(Flotox MOS)管管 结构特点结构特点: : 1.闪速存储器存储单元闪速存储器存储单元MOS管的源极管

22、的源极N+区大于漏极区大于漏极N+区，而区，而SIMOS管的源极管的源极N+区和漏极区和漏极N+区是对称的；区是对称的； 2. 浮栅到浮栅到P型衬底间的氧化型衬底间的氧化绝缘层比绝缘层比SIMOS管的更薄。管的更薄。c.快闪快闪叠栅叠栅MOS管开关管开关 （Flash Memory) （自学）（自学）特点：结构简单、集成度高、特点：结构简单、集成度高、编程可靠、擦除快捷。编程可靠、擦除快捷。 N+ N+ P P 型衬底型衬底 源极源极s s 控制栅控制栅 g gc c 漏极漏极d d 浮栅浮栅d s gc gf PLD中的三种与、或阵列中的三种与、或阵列 与与阵阵列列 B A L1 L0 可可

23、编编程程 或或阵阵列列 固固定定 与阵列、或阵列与阵列、或阵列均可编程均可编程(PLA)与阵列固定，或阵与阵列固定，或阵列可编程列可编程(PROM)与阵列可编程，或与阵列可编程，或阵列固定阵列固定(PAL和和GAL等等) 与阵列与阵列 B A L1 L0 可编程可编程 或阵列或阵列 可编程可编程 与与阵阵列列 B A L1 L0 或或阵阵列列 可可编编程程 固固定定 三种与、或阵列有什么应用特点？三种与、或阵列有什么应用特点？输出函数为最小输出函数为最小项表达式项表达式输出函数的乘积项数不输出函数的乘积项数不可变每个乘积项所含变可变每个乘积项所含变量数可变量数可变输出函数的乘积项数可变每输出函

24、数的乘积项数可变每个乘积项所含变量数可变个乘积项所含变量数可变4.4.低密度可编程逻辑器件低密度可编程逻辑器件(LDPLD:(LDPLD:Low-Density PLDLow-Density PLD) ) (1) PROM (Programmable ROM)20世纪世纪70年代初。年代初。 与阵列固定，或阵列可编程。与阵列固定，或阵列可编程。 (2) PLA(Programmable Logic Array) 20世纪世纪 70年代初。年代初。 与阵列、或阵列都可编程。与阵列、或阵列都可编程。(3) PAL(Programmable Array Logic) 20世纪世纪70年代末年代末 。

25、与阵列可编程，或阵列固定。与阵列可编程，或阵列固定。(4) GAL(Generic Array Logic ) 20世纪世纪80年代初。年代初。 大部分与阵列可编程，或阵列固定。大部分与阵列可编程，或阵列固定。7.1.3 7.1.3 可编程只读存储器可编程只读存储器PROM PROM 与阵列与阵列( (固定固定) )D2D1D0或阵列或阵列( (可编程可编程) )A2A1A0完全译码阵列完全译码阵列实现组合逻辑函数：实现组合逻辑函数：将函数写为将函数写为最小项之最小项之和和形式，将对应的与形式，将对应的与项或起来即可。项或起来即可。容量与门数容量与门数或门数或门数 2 2n nm m利用效率低

26、。利用效率低。例：试用例：试用PROMPROM实现实现4 4位二进制码到位二进制码到GrayGray码的转换。码的转换。转换真值表转换真值表与阵列与阵列或阵列或阵列A2A1A0A3D2D1D0D37.1.4 可编程逻辑阵列可编程逻辑阵列 PLA 一、一、PLA基本结构基本结构 图图 PLA的基本结构的基本结构 123456ABCD654321DCBATitleNumberRevisionSizeBDate:18-May-2002Sheet of File:C:My Documents数 电 课 件 第 十 章 .DdbDrawn By:1ABC输入电路与阵列或阵列FFF12311&1二

27、、二、PLA应用举例应用举例 例例 用用PLA器件实现函数器件实现函数 , )7 , 6 , 4 , 3(),(0121mAAAF。)7 , 4 , 3 , 2 , 0(),(0122mAAAF解解 ：用：用PLA器件实现，需器件实现，需3个输入端，个输入端，2个输出端。个输出端。 用卡诺图法化简，得出用卡诺图法化简，得出F1、F2的最简与或式：的最简与或式：01020121),(AAAAAAAF0112010122),(AAAAAAAAAF相应的实现电路如图相应的实现电路如图10.5.2所示。所示。图图10.5.2 用用PLA实现组合函数的设计实现组合函数的设计 123456ABCD6543

28、21DCBATitleNumberRevisionSizeBDate:18-May-2002Sheet of File:C:My Documents数电课件第十章.DdbDrawn By:111AAAFF12012&1 例例 由由PLA构成的逻辑电路如图所构成的逻辑电路如图所示，试写出该电路的逻辑表达式，示，试写出该电路的逻辑表达式，并确定其逻辑功能并确定其逻辑功能。写出该电路的逻辑表达式：写出该电路的逻辑表达式： Bn An Sn Cn+1 Cn Bn An “或”阵列 （固定） Sn Cn+1 “与”阵列 (可编程) Cn nnnnnnnnnnnnnnnnnnnnCBCABACCB

29、ACBACBACBAS1AnBnCnAnBnAnCnBnCn全加器全加器AnBnCnAnBnCnAnBnCn试写出该电路的逻辑表达式。试写出该电路的逻辑表达式。 A L0 L1 L2 L3 B C D 1 2 3 4 5 6 7 8 9 10 1 2 3 4 5 6 7 8 9 10 11 12 1 2 3 4 5 6 7 8 9 10 DCBADCL 0DCBDCBL 2BDACBALL 03BCADBADCBL 1CDABCDABCABD 与与阵阵列列或或阵阵列列A3A2A1A0D3D2D1D0例：试用例：试用PLAPLA实现实现4 4位二进制码到位二进制码到GrayGray码的转换。码的

30、转换。01010121212323233AAAADAAAADAAAADAD 解：利用卡诺图化解：利用卡诺图化简得最简与或式：简得最简与或式：时序型时序型PLA基本结构图基本结构图 PLAPLA的与或阵列只能构成组合逻辑电路，若在的与或阵列只能构成组合逻辑电路，若在PLAPLA中中加入触发器加入触发器则可构成时序型则可构成时序型PLAPLA，实现，实现时序逻辑电路时序逻辑电路。与阵列或阵列X1Xn触发器Z1ZmW1WlQkQ11 1 1 0 0 0 0 1 01 0 0例：试用例：试用PLAPLA和和JKJK触发器实现触发器实现2 2位二进制可逆计数器。当位二进制可逆计数器。当X=0X=0时，进

31、行加法计数；时，进行加法计数；X X=1=1时，进行减法计数。时，进行减法计数。 解：解：X X为控制信号，为控制信号，Y Y为进位（借位）输出信号。为进位（借位）输出信号。X/YQ2Q10011100/01/01/11/01/00/00/10/0010 0 0 0 0 1 0 1 00 1 1Y Q Q Q Q X1n1n nn 12121 0 0 1 0 11 1 01 1 10 1 0 1 0 0 1 1 00 0 1画状态图画状态图列状态转移表列状态转移表求状态、驱动和输出方程求状态、驱动和输出方程 12 nQ的的卡卡诺诺图图 X 00 01 11 10 0 0 1 0 1 1 1 0

32、 1 0 nnQQ12 11 nQ的的卡卡诺诺图图 X 00 01 11 10 0 1 0 0 1 1 1 0 0 1 nnQQ12 Y的的卡卡诺诺图图 X 00 01 11 10 0 0 0 1 0 1 1 0 0 0 nnQQ12 n1n2n1n2n0n0n01n1n2n1n1n2n1n1n2n1n2n1n2n1n2n11n2QQXQQXYQ0Q1QQQXQQXQQXQX QXQQQXQQXQQXQ )()(比较得驱动方程：比较得驱动方程：nnQXQXKJKJ1122111 画阵列图画阵列图1JC11K1JC11KX1CPQ1Q2Y7.1.5 可编程阵列逻辑可编程阵列逻辑 PAL除了具有与

33、阵列和或阵列以外，还有输除了具有与阵列和或阵列以外，还有输出和反馈电路：出和反馈电路：l专用输出结构专用输出结构l可编程输入可编程输入/输出结构输出结构l寄存器输出结构寄存器输出结构l异或输出结构异或输出结构图图 PAL器件的基本电路结构器件的基本电路结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:18-May-2002Sheet of File:C:My Documents数电课件第十章.DdbDrawn By:1III输入电路可编程与阵列固定或阵列OOO01211012&1图图 专用输出专用输出结构结构123456ABCD654

34、321DCBATitleNumberRevisionSizeBDate:18-May-2002Sheet of File:C:My Documents数电课件第十章.DdbDrawn By:11OO输入行I&11特点：或非门输出或互补输出特点：或非门输出或互补输出常用器件：常用器件：PAL16L8, PAL20L10等等图图 可编程输入可编程输入/输出输出结构结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:19-May-2002Sheet of File:C:My Documents数电课件第十章.DdbDrawn By:1EN11

35、I/O输入行I&1（1）端口既可做输入也可做输出）端口既可做输入也可做输出（2）做输出端口时，输出信号又可被反馈到）做输出端口时，输出信号又可被反馈到输入，构成简单的触发器。输入，构成简单的触发器。图图 寄存器输出结构寄存器输出结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:19-May-2002Sheet of File:C:My Documents数电课件第十章.DdbDrawn By:EN11DC11CLOCKOEQI输入行1&1(1)增加了增加了D触发器触发器,整个整个PAL的所有的所有D触发器共用一个触发器共用一个

36、时钟和输出使能信号。时钟和输出使能信号。(2)可构成同步时序逻辑电路可构成同步时序逻辑电路图图 异或输出异或输出结构结构123456ABCD654321DCBATitleNumberRevisionSizeBDate:19-May-2002Sheet of File:C:My Documents数电课件第十章.DdbDrawn By:EN11DC11111CLOCKOEQI输入行&=11增加了异或门，使时序逻辑电路的设计得到简化。增加了异或门，使时序逻辑电路的设计得到简化。例例1：用：用PAL设计一个带使能端（低电平有效）的设计一个带使能端（低电平有效）的2/4线译码器，输出低电平有效

37、。线译码器，输出低电平有效。 解：使能输入：解：使能输入： EN；译码地址输入：译码地址输入：A1和和A0；输出为：输出为： Y0, Y1, Y2, Y3。由真值表可知：由真值表可知： Y0= A1 A0, Y1= A1A0, Y2=A1 A0, Y3=A1A0, 最好选用低电平输出有效的专用输出结构或可编程最好选用低电平输出有效的专用输出结构或可编程I/O型型PAL。由要求有使能输出，应选用带有三态输出的。由要求有使能输出，应选用带有三态输出的PAL器件。选用器件。选用PAL16L8器件实现的简化示意如图：器件实现的简化示意如图： 11 EN 1 1 EN 1 1 EN 1 1 EN 1 1

38、 1ENA0A1Y0Y1Y2Y3例例1实现电路图实现电路图6.1.6 通用阵列逻辑通用阵列逻辑 GAL一、一、GAL16V8总体结构总体结构8个输入缓冲器（引脚个输入缓冲器（引脚29） ；8个输出缓冲个输出缓冲反相反相器（引脚器（引脚1219） ； 8个输出反馈个输出反馈/输入缓冲器（既可做输入也可做输入缓冲器（既可做输入也可做输出），因此为输出），因此为16V8；1个时钟输入缓冲器；个时钟输入缓冲器； 1个选通信号输入个选通信号输入反相反相器；器； 20个引脚的器件；个引脚的器件；1111ENEN &19192 27 70 00 31 1CLKCLKOLMCOLMC（1919）1.1

39、.88个与门，可实现个与门，可实现64个乘积项个乘积项(Product Term)。2.2.每个与门有每个与门有32个输入端（每个乘积项可包含个输入端（每个乘积项可包含16个变量）。个变量）。 3.3.每个输出端最多只能包含每个输出端最多只能包含8个乘积项，当表达个乘积项，当表达式逻辑化简后，乘积项数多于式逻辑化简后，乘积项数多于8个时，则必须个时，则必须适当拆开，再分配给另一个适当拆开，再分配给另一个OLMC。 4.4.最多有最多有16个引脚作为输入端（指个引脚作为输入端（指16个输入变个输入变量，量，CLK不属于输入变量），最多有不属于输入变量），最多有8个引脚个引脚作为输出端。作为输出端

40、。 二、输出逻辑宏单元（二、输出逻辑宏单元（OLMC） 1. OLMC的结构：的结构： (1)8输入的或门输入的或门 (2)异或门：控制输出信号的极性异或门：控制输出信号的极性 高电平有效高电平有效 低电平有效低电平有效 (3)DFF (4)4个多路选择器个多路选择器乘积项多路选择器乘积项多路选择器(PTMUX Product Term Multiplexer) 三态多路选择器三态多路选择器(TSMUX) 输出多路选择器输出多路选择器(OMUX) 反馈多路选择器反馈多路选择器(FMUX)1 1 1 1 1 01 0 1 1 0 0 0 1 1 0 1 00 0 1 0 0 0 I/OI/O（n

41、 n）Q Q来自邻级输出来自邻级输出(m)AC0AC1(n)AC1(m)1212、1919号号OLMCOLMC中的中的FMUXFMUX：ACAC0 0为为SYNSYN，ACAC1 1(m)(m)为为SYNSYN。图图10.6.2 OLMC10.6.2 OLMC的的结构框图结构框图表表 FMUX FMUX的控制功能表的控制功能表AC0AC1(n) AC1(m)反馈信号来源反馈信号来源10本单元触发器本单元触发器Q端端11本单元本单元I./O端端01邻级邻级(m)输出输出00低电平低电平“0”(地地)* *在在OLMC(12)OLMC(12)和和OLMC(19)OLMC(19)中中SYNSYN代替

42、代替ACAC0 0，SYNSYN代替代替ACAC1 1(m)(m)。2.GAL16V8的结构控制字的结构控制字GAL16V8的各种配置由结构控制字确定。的各种配置由结构控制字确定。图图10.7.3 GAL16V8结构控制字的组成结构控制字的组成32位位乘积项乘积项禁止位禁止位4位位XOR(n)1位位SYN8位位AC1(n)1位位AC04位位XOR(n)32位位乘积项乘积项禁止位禁止位82位位121516191219(n)(n)(n)PT63PT32PT31PT03.OLMC的配置的配置1ENEN 1CLKCLKNCNCNCNCOEOENCNCNCNC来自邻级来自邻级输出输出(m)(m)至另一个

43、邻级至另一个邻级CLKCLKOEOE(a)(a)专用输入模式专用输入模式(b)专用组合输出模式1ENEN 1CLKCLKNCNCOEOENCNC=11 VccVccXOR(n)NCNCNCNCNCNCCLKCLKOEOE1ENEN 1CLKCLKNCNCOEOENCNC=11 XOR(n)XOR(n)NCNCCLKCLKNCNCOEOE来自邻级来自邻级输出（输出（m m）OLMC(n)OLMC(n) I/O(n)I/O(n)NCNC来自来自与阵与阵列列反反馈馈（c c）反馈组合输出模式）反馈组合输出模式（d）时序电路中的组合输出模式1ENEN 1CLKCLKOEOE=11 XORXOR（n n

44、）CLKCLKOEOE来自邻级来自邻级输出输出(m)(m) I/O(n)I/O(n)NCNC来自来自与阵与阵列列反反馈馈(e)寄存器输出模式 1ENEN 1CLKCLKOEOE=11 XOR(n)XOR(n)CLKCLKOEOE来自邻级来自邻级输出（输出（m m） I/O(n)I/O(n)NCNC来自来自与阵与阵列列反反馈馈OLMC(n)OLMC(n)QDQ图 OLMC的5种工作模式下的简化电路 三、行地址结构三、行地址结构 图 GAL16V8编程单元的地址分配 移移 位位 寄寄 存存 器器与逻辑阵列与逻辑阵列与逻辑阵列与逻辑阵列PT63 PT32PT31 PT003132电电 子子 标标 签

45、签电电 子子 标标 签签保保 留留 地地 址址 空空 间间3359结结 构构 控控 制制 字字6082位加密单元加密单元保留保留整体擦除整体擦除616263SDOSDISCLK行行 地地 址址 熔丝图熔丝图 0000 00000011 1010对应对应 - - - - 共共64行行031SUPPERSUPPERL L编程器采用编程器采用下拉式菜单下拉式菜单技术技术和和多窗口多窗口技术，人机界面良好，操作使用技术，人机界面良好，操作使用简单，我们以它为例进行编程介绍。简单，我们以它为例进行编程介绍。例例1：用：用GAL设计一个带使能端（低电平有效）的设计一个带使能端（低电平有效）的2/4线译码器

46、，输出低电平有效。线译码器，输出低电平有效。 解：解：2个信号输入个信号输入A1，A0；一个使能控制端，一个使能控制端，4个输出端。个输出端。选择选择 EN由由11引脚输入，引脚输入， Y3, Y2, Y1, Y0分别由分别由OLMC（12）OLMC（15）提供。提供。应配置为专用组合输出模式：应配置为专用组合输出模式：AC0=0，AC1=1；XOR=0；SYN=1；乘积项数为；乘积项数为1。 OLMC(n) 乘积乘积项数项数SYN AC0 AC1（n）XOR（n）输出极输出极性性配置模式配置模式1514131211111111000000000000低电平低电平低电平低电平低电平低电平低电平

47、低电平专用组合专用组合专用组合专用组合专用组合专用组合专用组合专用组合OLMC的配置：的配置： 例例 人的血型有人的血型有A、B、AB、O型型4种。输血时输血者的血种。输血时输血者的血型与受血者的血型必须符合图型与受血者的血型必须符合图10.7.6所示的关系。试用所示的关系。试用1片片GAL16V8设计一个逻辑电路，判断输血者的血型与受设计一个逻辑电路，判断输血者的血型与受血者的血型是否符合上述规定。血者的血型是否符合上述规定。输血者血型 受血者血型 A B AB O A B AB O 解：设定输血者血型用解：设定输血者血型用X1、X2表示，表示， 受血者血型用受血者血型用X3、X4表示。表示

48、。 取值组合为取值组合为0011时，分别表示血型时，分别表示血型为为A、B、AB、O型；型； 输出为输出为F：取值为：取值为1时，表示血型相符，时，表示血型相符，否则，表示血型不符。否则，表示血型不符。根据题意得到真值表为：根据题意得到真值表为： X1X2X3X4F00001000100010100110010000101101101011101000010010101011011011001110111110111111例的真值表例的真值表 由真值表，经卡诺图法化简由真值表，经卡诺图法化简 X3X4X1X200011110001101111111111014321432421XXXXXXXX

49、XXF电工教研室7.2 CPLD7.2 CPLD和和FPGAFPGA的结构和特点的结构和特点 6.2.1 PLD6.2.1 PLD的发展和现状的发展和现状 一、一、PLDPLD的发展历程的发展历程 二、二、 PLDPLD的现状的现状 6.2.2 CPLD/FPGA6.2.2 CPLD/FPGA的特点的特点l 1.1.基本结构基本结构l 2.2.编程工艺编程工艺l 3.3.器件规模器件规模l 4.FPGA/CPLD4.FPGA/CPLD生产商生产商 6.2.3 6.2.3 复杂可编程逻辑器件（复杂可编程逻辑器件（CPLDCPLD）的结构和基本原理）的结构和基本原理 一、一、 复杂可编程逻辑器件（

50、复杂可编程逻辑器件（CPLDCPLD）的结构）的结构l 1.可编程逻辑阵列（LAB）l 2.可编程I/O单元（IOC） l 3.可编程内部连线（PIA） 电工教研室 6.2.4 6.2.4 现场可编程门阵列（现场可编程门阵列（FPGAFPGA）的结构和基本原理）的结构和基本原理 一、一、FPGAFPGA的基本结构的基本结构 l 1.可编程逻辑块（CLB） l 2.输入/输出模块（IOB）l 3.可编程互连资源（PIR） 二、二、CPLDCPLD与与FPGAFPGA的区别的区别 三、大的三、大的PLDPLD生产厂家生产厂家 四、四、FPGAFPGA和和CPLDCPLD的选用的选用l 1.器件的资

51、源l 2.芯片速度l 3.器件功耗l 4.FPGA/CPLD的选择l 5.FPGA/CPLD封装7.2.1 PLD的发展和现状的发展和现状l 一、一、PLD的发展历程的发展历程l PROM、EPROM、EEPROM 只能完成简单的数字逻辑功能l PAL、GAL、PLA PLD能以乘积和的形式完成大量的组合逻辑功能(规模较小)l CPLD、FPGA 设计与制造集成电路的任务已不完全由半导体厂商来独立承担。 系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希 望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适 的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编 程逻

52、辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列 (FPGA)和复杂可编程逻辑器件(CPLD)。 几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合 均可应用FPGA和CPLD器件。70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改进的改进的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能模块功能模块的的SOPCCPLD器件 FPGA器件二、二、 PLD的现状的现状目前，使用较广泛的PLD有CPLD和FPGA两大类。CPLD： (Complex Programmable Logic Device)复杂 的可

53、编程逻辑器件。 专指那些集成规模大于1000门以上的可编程 逻辑器件。 ROM型器件停电数据可保存。FPGA：(Field Programmable Gate Array)现场可编程 门阵列。 它是一种由掩膜可编程门阵列和可编程逻辑器 件两者演变而来的通用型用户可编程器件。 RAM型器件停电数据不可保存，须与存储器 连用。7.2.2 CPLD/FPGA的特点的特点l CPLDn 可编程逻辑宏单元LMC，Logic Macro Cell（结构较复杂）n 复杂的I/O控制块（完成芯片上逻辑与外部封装脚的接口）n 逻辑单元之间采用连续式互连结构（固定长度的金属线）n 内部延时时间固定，可预测l FP

54、GAn 可编程逻辑功能块（实现用户功能的基本单元）n 可编程I/O块（完成芯片上逻辑与外部封装脚的接口）n 逻辑单元之间采用分段式互连结构（不同长度的金属线）n 内部延时时间不固定，预测性差1.基本结构CPLDFPGA集总式互连分布式互连l CPLDEPROMEEROMFLASHl FPGA反熔丝（Actel）RAM（Xillinx）2.编程工艺CPLDFPGA集成规模 小（最大数万门） 大（最高达百万门）单元粒度 大（PAL结构）小（PROM结构）互连方式 集总总线分段总线、长线、专用互连编程工艺 EPROM、EEROM、FlashSRAM编程类型 ROM型RAM型，须与存储器连用3.器件规

55、模ALTERAFPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列FPGA： XC3000系列， XC4000系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD： XC9500系列：XC95108、XC95256XILINX4FPGA/CPLD生产商LATTICEVANTI

56、S（AMD）ispLSI系列：1K、2K、3K、5K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列： 其它其它PLD公司：公司：ACTEL公司：公司： ACT1/2/3、40MXATMEL公司：公司：ATF1500AS系列、系列、40MXCYPRESS公司：公司：QUIKLOGIC公司公司： CPLD： SO MUCH IC！FPGA CPLDFPGA/CPLD生产商5.可编程逻辑器件结构示意图输入/输出单元互连资源逻辑块7.2.3 复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD）的结构和基本原理）的结构

57、和基本原理 现在一般把所有超过某一集成度（如现在一般把所有超过某一集成度（如1000门门以上）的以上）的PLD器件都称为器件都称为CPLD。 CPLD由可编程由可编程逻辑的功能块围绕一个可编程互连矩阵构成。由逻辑的功能块围绕一个可编程互连矩阵构成。由固定长度的金属线实现逻辑单元之间的互连，并固定长度的金属线实现逻辑单元之间的互连，并增加了增加了I/O控制模块的数量和功能。可以把控制模块的数量和功能。可以把CPLD的基本结构看成由的基本结构看成由可编程逻辑阵列（可编程逻辑阵列（LAB）、可可编程编程I/O控制模块和可编程内部连线（控制模块和可编程内部连线（PIA）等三）等三部分组成。部分组成。

58、LABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABI/O控制模块控制模块PIAMAX7123的结构的结构一、一、 复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD）的结构）的结构1可编程逻辑阵列（可编程逻辑阵列（LAB） 可编程逻辑阵列又若干个可编程逻辑宏单可编程逻辑阵列又若干个可编程逻辑宏单元（元（Logic Macro Cell，LMC）组成，）组成， LMC内内部主要包括与阵列、或阵列、可编程触发器和多部主要包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工路选择器等电路，能独立地配置为时序或组合工作方式。作方式。

59、宏单元结构图宏单元结构图1 10 02 23 34 45 56 67 78 89 91010CPLD中与、或门的表示方法中与、或门的表示方法AB C DP(乘积项乘积项)ACDP P= =A A C C D DAB C DF（或项或项）F=A+B+DABD（1）乘积项共享结构）乘积项共享结构 在在CPLD的宏单元中，如果输出表达式的与的宏单元中，如果输出表达式的与项较多，对应的或门输入端不够用时，可以借助项较多，对应的或门输入端不够用时，可以借助可编程开关将同一单元（或其他单元）中的其他可编程开关将同一单元（或其他单元）中的其他或门与之联合起来使用，或者在每个宏单元中提或门与之联合起来使用，或

60、者在每个宏单元中提供未使用的乘积项给其他宏单元使用。供未使用的乘积项给其他宏单元使用。EPM7128E乘积项扩展和并联扩展项的结构图乘积项扩展和并联扩展项的结构图 乘乘积积项项选选择择矩矩阵阵乘乘积积项项选选择择矩矩阵阵来来自自上上一一个个宏宏单单元元P Pr re es se et tC Cl lo oc ck kC Cl le ea ar rP Pr re es se et tC Cl lo oc ck kC Cl le ea ar r宏宏单单元元乘乘积积项项逻逻辑辑宏宏单单元元乘乘积积项项逻逻辑辑到到下下一一个个宏宏单单元元共共享享乘乘积积项项并并联联扩扩展展（2）多触发器结构）多触发器结构 早期可编程器件的每个输出宏单元（早期可编程器件的每个输出宏单