VHDL八位数码管频率计课程设计

1、、课程设计要求设计一个8位数码管显示的频率计（频率分辨率为 1Hz）。、总体结构框图图1总体结构框图系统时钟分频及控制数码管显示三、课程设计原理在电子技术中，频率是最基本的参数之一，并且与许多点参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得尤为重要。测量频率的 方法有很多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以 及便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类：一是直接测频法，即在一定的闸门时间内 测量被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。直接测频 法适用于高频信号的频率测量，通常采用计数器、数据

2、锁存器及控制电路实现， 并通过改变计数阀门的时间长短以达到不同的测量精度；间接测频法适用于低频信号的频率测量。本次课程设计中使用的是直接测频法，即用计数器在计算机1s内输入信号周期的个数，其测频范围为0Hz-99999999Hz四、器件的选择1、装有QuartusII软件的计算机一台2、芯片：本实验板中为EP芯片。3、ED骸验箱一个。4、下载接口是数字芯片的下载接口 （JTAG主要用于FPGAA5片的数据下载5、时钟源。五、功能模块和信号仿真图以及源程序(1)系统时钟分频及控制的功能模块图及其源程序功能模块图图2作用：将试验箱上的50MHzI勺晶振分频，输出CLOC电数码管提供1kHz的动态

3、扫描频率。CNT_ENJ出为0.05s的信号，对频率计中的32位十进制计数器CNT10 的EN硕能端进行同步控制，当TSTENW电平时允许计数，低电平时停止计数， 并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD勺上跳沿将计数器在前一秒的计数值锁存进锁存器 REG32斗，并由外部的十进制7段 数码管显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零 信号而不断闪烁。锁存信号后，必须有一个清零信号RST_CN对计数器进行清零， 为下一秒的计数操作做准备。该模块的信号仿真图如下：图3仿真波形图源程序如下：-分频library ieee;use ieee.std_lo

4、gic_1164.all;entity fdivwangzheng isport(clk0:in std_logic;-输入系统时钟clk1:out std_logic; 一输出 1hz 时钟信号clk2:out std_logic);一输出显示扫描时钟信号end fdivwangzheng;architecture a of fdivwangzheng isbeginp1:process(clk0)variable cnt:integer range 0 to 49999999;-分频系数为 24999999variable ff:std_logic;beginif clkO'eve

5、nt and clk0='1' thenif cnt<49999999 thencnt:=cnt+1;elsecnt:=0;ff:=not ff;-反向end if;end if;clk1<=ff;end process p1;p2:process(clk0)variable cnn:integer range 0 to 999; 一分频系数为 499variable dd:std_logic;beginif clk0'event and clk0='1' thenif cnn<999 thencnn:=cnn+1;elsecnn:=0

6、;dd:=not dd; 一反向end if;end if;clk2<=dd;end process p2;end a;一测频控制器(testctl.vhd)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTLwanzheng ISPORT (CLKK : IN STD_LOGIC; - 1HzCNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);END TESTCTLwanzheng;ARCHITECTURE behav OF TESTCTLwa

7、nzheng ISSIGNAL DIV2CLK : STD_LOGIC;BEGINDIV2CLK <= NOT DIV2CLK;PROCESS( CLKK ) BEGIN IF CLKK'EVENT AND CLKK = '1' THEN END IF;END PROCESS;PROCESS (CLKK, DIV2CLK)BEGINIF CLKK='0' AND Div2CLK='0' THEN RST_CNT <= '1' ELSE RST_CNT <= '0' END IF;END P

8、ROCESS;LOAD <= NOT DIV2CLK ; CNT_EN <= DIV2CLK; END behav;(2) 十进制计数器的功能模块图及其源程序I IV ! 1 卜I 串 11 1-1 « BW4 VI M R V I 9! 电 I 14 VI- I I- « VI I ,餐 CNT10I CLKCQ3.0 T- CLR CARRY_OUT -| ENA;i instIi«v «!va if i > > « vv f-i> « ii 电，v4iap|vva Qf i -、图4功能模块图作用：

9、当使能端为高电平，清零端为低电平时，实现十进制计数功能。第一个CNT10计数输出CQ=9时，下一秒时钟上升沿到来时，将产生一个CARRY_OUT号作为下一个CNT10的时钟信号，同时CQ清零，依次递推到8个 CNT10当清零端为低电平，使能端为低电平时停止计数。 当清零端为高电平时，计数器清零。该模块的信号仿真图如下：图5仿真波形图源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT10 ISPORT(CLK: IN STD_LOGIC;CLR: IN STD_LOGIC;ENA: IN STD_LOGIC;CQ : OUT INT

10、EGER RANGE 0 TO 9;CARRY_OUT: OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 ISSIGNAL CQI: INTEGER RANGE 0 TO 9;BEGINPROCESS(CLR,CLK,ENA)BEGINIF(CLR='1') THENCQI<=0;ELSIF(CLK'EVENT AND CLK='1') THENIF(ENA='1') THENIF(CQI=9) THENCQI<=0;CARRY_OUT<='1'E

11、LSECQI<=CQI+1;CARRY_OUT<='0'END IF;END IF;END IF;END PROCESS;CQ<=CQI;END behav;(3) 32位锁存器的功能模块图及其源程序FREG32B1- LOAD DOUT31.0?i DIN口LOIinst图6功能模块图实现方式：LOAD®号上升沿到来时将对输入到内部的 CNT1C#数信号进行锁存。作用：锁存信号，并将结果输出给 SELTIME该模块的信号仿真图如下：N幽E*2.瀚mm 07 os339.312 ns11507,614 ns i675.387 m 1843 1591m

12、s30.925 be1杳口B onLOKD3 BOUT5La X &JL15JL8 K： 2IJi济 x-12 X 世lJQ1>33：计T 4 !L一J一LxJL5.i _ s. 1 I 119_JLL5X 18 jIlli 1114L£1X团 II 111IlliI 512 XIlli图7仿真波形图源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT(LOAD: IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT: OUT ST

13、D_LOGIC_VECTOR(31 DOWNTO 0 );END ENTITY REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(LOAD,DIN) ISBEGINIF LOAD'EVENT AND LOAD='1' THEN DOUT<=DIN;END IF;END PROCESS;END ARCHITECTURE behav;(4)数码管扫描的功能模块图及其源程序；SELTIME; CLKDAOUT3.0I，DIN31.OSEL2.OmstVs " * i« % Si IRlB"

14、 " R.I B ,I* a %,I ii i »图8功能模块图作用：锁存信号输出 DIN31.0,然后由 SELTIME进行扫描输出，当 SEL 为“ 000”时选通第一个CNT10输出到LED7进行译码输出。依次类推 该模块的信号仿真图如下：Maslbi Time Ehr 21.75 ns /*| Ponter:9.9 m* Interval:9.9 m*Start：EndDps10. 4SB ms 20. 72ns31.4S7 ms4I.&4.3ns5 2 解- m.降 电!5 n.73.4 msB 汴 I.T5 gi_>n |IIII _ _l _ .

15、 _l|_IIIF至T 田 nn, ! !；£! !t q !二：! ! " d ! 匚吊！ 西时 |田 uAflin1 0矶jf- o)mp.JCjwpq.")(期jqB 部 Ia SEL000 . X001二)1匚 01Q-XOli 'QIK二XZIliO" 二XZ31.二)C1r, -118 1 "图9仿真波形图源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SELTIME ISPORT(CLK : IN S

16、TD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DAOUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END SELTIME;ARCHITECTURE behav OF SELTIME ISSIGNAL SEC : STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1') THENIF(SEC="111")

17、 THENSEC<="000"ELSESEC<=SEC+1;END IF;END IF;END PROCESS;PROCESS(SEC,DIN(31 DOWNTO 0)BEGINCASE SEC ISWHEN "000"=>DAOUT<=DIN(3 DOWNTO 0);WHEN "001"=>DAOUT<=DIN(7 DOWNTO 4);WHEN "010"=>DAOUT<=DIN(11 DOWNTO 8);WHEN "011"=>DAOUT

18、<=DIN(15 DOWNTO 12);WHEN "100"=>DAOUT<=DIN(19 DOWNTO 16);WHEN "101"=>DAOUT<=DIN(23 DOWNTO 20);WHEN "110"=>DAOUT<=DIN(27 DOWNTO 24);WHEN "111"=>DAOUT<=DIN(31 DOWNTO 28);WHEN OTHERS=>NULL;END CASE;END PROCESS;SEL<=SEC;END behav;(

19、5)七段数码管译码显示的功能模块图及其源程序m »! tan 0 ： u H E ib (: nn ta n j? LED?I. DIN3 0 DOUT6 0-4i mstI'>« V ,FTIII*，>>1曰 、>! ,即，!¥/， I图10功能模块图作用：将实验结果使用数码管直观的显示出来。该模块的信号仿真图如下：南厢M如"苜鹏 忸日琼 0.9' ms Inteivat40好msStall：EndFpi 16Mp ns 335.ns弼.箍-曲 甲9 ie836.ft61 nsL0(El. 157s*翱9圈暇:。

20、瓦二X 了 ! 5尸X T &*0 w"：卜口:山IL】1一K lttn：l： f I110I山 ¥ JOOO：1LI ：10山1 号IIIIIIIIIIIIIIIIIIIEII1 IIIIIIIIIIIIIIIIIIIIIl!III I I<1 IIIIIIIiIiIIi|iiIiIiI r IiiiiiiiIiiilliiiiii|iI iiiiii>iiIiIiii iI >图11仿真波形图源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.AL

21、L;ENTITY LED7 ISPORT(DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END LED7;ARCHITECTURE behav OF LED7 IS-SIGNAL LED7:STD_LOGIC_VECTOR(6 DOWNTO 0);BEGINPROCESS(DIN)BEGINCASE DIN ISWHEN "0000"=>DOUT<="0111111”;WHEN "0001"=>DOUT<="0

22、000110”;WHEN "0010"=>DOUT<="1011011"WHEN "0011"=>DOUT<="1001111”;WHEN "0100"=>DOUT<="1100110”;WHEN "0101"=>DOUT<="1101101”;WHEN "0110"=>DOUT<="1111101”;WHEN "0111"=>DOUT<=&qu

23、ot;0000111”;WHEN "1000"=>DOUT<="1111111”;WHEN "1001"=>DOUT<="1101111”;WHEN "1010"=>DOUT<="1110111”;WHEN "1011"=>DOUT<="1111100”;WHEN "1100"=>DOUT<="0111001”;WHEN "1101"=>DOUT<=&qu

24、ot;1011110”;WHEN "1110"=>DOUT<="1111001”;WHEN "1111"=>DOUT<="1110001”;WHEN OTHERS=>NULL;END CASE;END PROCESS;END ARCHITECTURE behav;(6) 3-8译码器的功能模块图及其源程序 J- « V |ii| ! F IV * IWI > V I « VI IV 14 VV I V H V I V P IV VI- « F-I V VI V I V

25、4：LS138I:EJ|Q2.OD7 0 -4*inst图12功能模块图作用：利用3-8译码器将数码管的位选信号选通该模块的信号仿真图如下:MiKlerT而 cB机限25 M业|段打比27。Intel滋27.fi m9SlatEnd：图13仿真波形图源程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LS138 ISPORT(Q: IN STD_LOGIC_VECTOR(2 DOWNTO 0);D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); dp:OUT STD_LOGIC);END LS138;ARCHITEC

26、TURE behav OF LS138 ISBEGINWITH Q SELECT D<="11111110" WHEN "000","11111101" WHEN "001","11111011" WHEN "010","11110111" WHEN "011","11101111" WHEN "100","11011111" WHEN "101",&

27、quot;10111111" WHEN "110","01111111" wHEN "111","11111111" WHEN OTHERS;WITH Q SELECT dp<='1' WHEN "001",'0' WHEN OTHERS;END behav;六、顶层模块图二之 二:苏共K 二 -xxtr 产k-*_,_ - 11E TF ： fi *- a - A .Sq = Xf d+,1 u& a a kWr i.!,R:工'

28、 "''1n冷*#/ ， i ll s S T* jb， '''X*iM* ' ' r，一，HF，用沁"一，r ，r "" h hIS!：X*K ：->r"X v5'p _-:-:x y 1一 .士；一一 一二二图14总体设计顶层模块图其中8个十进制计数器模块JSQ的底层模块图如图15所示:图15计数器模块原理图本次课程设计的时钟信号由试验箱上面的 5MH王勺晶振提供,经过系统时钟 和控制模块后分别产生0.05Hz和10kHz的脉冲信号0.05Hz的脉冲信号十进制计 数器的使能信号，使计数器统计出待测信号在 1s脉宽之间的脉冲数目。再由计 数模块将测得的信号传送给数码管显示部分，通过译码模块产生可以在数码管上 显示的BCM。而1kHz是作为数码管动态扫描的频率，由