中规模集成时序逻辑电路 ppt课件

1、第八章第八章 中规模集成时序逻辑电路中规模集成时序逻辑电路1. 存放器通常分为两大类： 根本存放器：存储二进制数码、运算结果或指令等信息的电路。移位存放器：不但可存放数码，而且在移位脉冲作用下，存放器中的数码可根据需求向左或向右移位。 2.组成：触发器和门电路。一个触发器能存放一位二进制数码；N个触发器可以存放N位二进制数码。3.存放器运用举例： (1) 运算中存贮数码、运算结果。(2) 计算机的CPU由运算器、控制器、译码器、存放器组成，其中就有数据存放器、指令存放器、普通存放器。 4. 存放器与存储器的区别存放器内存放的数码经常变卦，要求存取速度快，普通无法存放大量数据。存储器存放大量的数

2、据，因此主要的要求是存储容量。 根本存放器具有接纳、存放、输出和去除数码的功能。 在接纳指令在计算机中称为写指令控制下，将数据送入存放器存放；需求时可在输出指令读出指令控制下，将数据由存放器输出。 根本存放器根本存放器 单拍任务方式根本存放器单拍任务方式根本存放器D11DC1Q0 Q0D0FF01DC1Q1 Q1FF11DC1Q2 Q2D2FF21DC1Q3 Q3D3FF3CP无论存放器中原来的内容是什么，只需送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立刻被送入进存放器中，即有：01231n01n11n21n3DDDDQQQQ双拍任务方式根本存放器双拍任务方式根本存放

3、器CPD11DC1Q0 Q0D0FF01DC1Q1 Q1FF11DC1Q2 Q2D2FF21DC1Q3 Q3D3FF3CRRDRDRDRD000010111213nnnnQQQQ1清零。CR=0，异步清零。即有：012310111213DDDDQQQQnnnn2送数。CR=1时，CP上升沿送数。即有：3坚持。在CR=1、CP上升沿以外时间，存放器内容坚持不变。 功能真值表功能真值表 输入输入 输出输出 CR CP D Qn+1 CR CP D Qn+1 0 1 0 1 1 0 1 0 0 1 0 1 Qn Qn 1 Qn 1 Qn1nQnQnQCPD11DC1Q0 Q0D0FF01DC1Q1

4、Q1FF11DC1Q2 Q2D2FF21DC1Q3 Q3D3FF3CRRDRDRDRD三态输出的存放器三态输出的存放器 输出控制输出控制 CP D 输出输出 0 1 1 0 0 0 0 0 X Qn 0 1 X Qn 1 X X 高阻高阻输出带有三态输出，可以直输出带有三态输出，可以直接和数字系统总线衔接。接和数字系统总线衔接。存放器堆存放器堆 用存放器做成“存放器堆，又称为缓冲存储器或文件存储器。 常用做存放数据的中间缓冲存放器。锁存器锁存器 任务过程： 当G=1时，Q =D，电路接纳输入数据； 即当使能信号到来不锁存数据时，输出端的信号随输入信号变化； 当G=0时，D数据输入不影响电路的形

5、状，电路锁定原来的数据。即当使能信号终了后锁存，数据被锁住，输出形状坚持不变。 “移位，就是将存放器所存各位移位，就是将存放器所存各位 数据，数据，在每个移位脉冲的作用下，向左或向右挪动在每个移位脉冲的作用下，向左或向右挪动一位。根据移位方向，常把它分成左移存放一位。根据移位方向，常把它分成左移存放器、右移存放器器、右移存放器 和和 双向移位存放器三种：双向移位存放器三种：存放器存放器左移左移(a)存放器存放器右移右移(b)存放器存放器双向双向移位移位(c) 根据移位数根据移位数据的输入输据的输入输出方式，又可出方式，又可将它分为串行将它分为串行输入串行输输入串行输出、串行输入出、串行输入并行

6、输出、并行输出、并行输入串并行输入串行输出和并行行输出和并行输入并行输输入并行输出四种电路构出四种电路构造：造：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入串出串入串出串入并出串入并出并入串出并入串出并入并出并入并出QQDQQDQQDQQD&A0A1A2A3SDRDCLRLD移位移位脉冲脉冲CP0串行串行输出输出数数 据据 预预 置置 3210存数存数脉冲脉冲清零清零脉冲脉冲SD四位并入四位并入 - 串出的左移串出的左移存放器存放器 设设A3A2A1A0 1011，在存数，在存数脉冲作用下，并行输入数据，脉冲作用下，并行输入数据，使使 Q3Q2Q1Q0 1011

7、 。D0 0D1 Q0D2 Q1D3 Q21 0 1 11 0 1 10 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Q3Q2Q1Q0 D3D2D1D0并入初态并入初态 Q3Q2Q1Q0 Q3Q2Q1Q0 10111011Q3Q2D1Q0D0移位移位脉冲脉冲CP0串行串行输出输出D2D3Q2Q3

8、Q1Q0Q1左移过程左移过程用波形图表示如下：用波形图表示如下：1 0 1 11 0 1 10 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Q3Q2Q1Q0 D3D2D1D0并入初态并入初态Q3Q2Q1Q0 Q3Q2Q1Q0 1011 1011Q3Q2Q1Q0CPCP1 11 10 01 10

9、00 01 11 10 00 01 11 10 00 00 01 10 00 00 00 00 00 00 00 0Q3Q2D1Q0D0移位移位脉冲脉冲CP0串行串行输出输出D2D3Q2Q3Q1Q0Q1四位串入四位串入 - - 串出的左移存放器串出的左移存放器D0 LD1 Q0D2 Q1D3 Q2 “L L即需即需左移的输左移的输入数据入数据. .串行串行输入输入LQ3Q2D1Q0D0移位移位脉冲脉冲CP串行串行输出输出D2D3Q2Q3Q1Q0Q1数据由数据由Q3串行输出串行输出D1 Q2D2 Q3D3 RD0 Q1四位串入四位串入 - 串出的右移存放器串出的右移存放器QDQQ3DQDQD移位

10、移位脉冲脉冲CP串行串行输出输出Q1Q2Q0串行串行输入输入R “R R 即即需右移的需右移的输入数据输入数据数据由数据由Q0串行输出串行输出构成原理：既能左移又能右移。构成原理：既能左移又能右移。 给移位存放器设置一个控制端如给移位存放器设置一个控制端如S S，令，令S S0 0 时时左移；左移；S S1 1时右移即可。时右移即可。 集成组件集成组件74LS194就是这样的多功能移位存放器。就是这样的多功能移位存放器。 双向移位存放器双向移位存放器D0 L D1 Q0D2 Q1D3 Q2左移左移D1 Q2D2 Q3D3 RD0 Q1右移右移D0 = SL SQ1 D2 = SQ1 SQ3 D

11、3 = SQ2 +SRD1 = SQ0 SQ2 双向移双向移右移右移串行串行输入输入左移左移串行串行输入输入任务方式任务方式控制控制VCC QA QB QC QDS1 S0CP16151413121110913456782QA QB QC QD CPS1S0RDLDCBARABCDDSR CRGND74LS194并行输入并行输入DSL011110 00 11 01 1直接清零直接清零保保 持持右移右移(从从QA向右挪动向右挪动)左移左移(从从QD向左挪动向左挪动)并入并入 CRCPS1 S0功功 能能 QA QB QCS1VCCQDS0CP16151413121110913456782QA Q

12、B QC QD CPS1S0RDLDCBARABCDDSR CRGND74LS194DSL1、 串行并行转换：利用双向移位存放器74194、非门、锁存器进展串行并行转换。8.2.2 移位存放器运用实例移位存放器运用实例 片I的D1D2D3011，片II的D4D5D6D71111。片I和片II的S0接1，片II的Q7反相后接到S1。那么Q71时，右移； Q70时，并入。 那么右移6次，第7次并入。 对于锁存器，G=1时，电路接纳输入； G=0时，电路锁存。片II的Q7反相后接到锁存器的G端，即Q71时，电路锁存， Q70时，电路接纳数据。011110 00 11 01 1直接清零直接清零保保 持

13、持 右右 移移 左左 移移并并 入入 CRCPS1 S0功功 能能 2、并行串行转换： 并行输入： S1 S011， 其中S0 一直为1，S1 1由启动脉冲负脉冲实现。 串行输出： S1 S001， S1 0由片1和片2的Q的逻辑与实现。由于7次挪动中，一直有一个Q为0，使得S1 0 。011110 00 11 01 1直接清零直接清零保保 持持 右右 移移 左左 移移并并 入入 CRCPS1 S0功功 能能 3、串行输入的二进制数据至BCD码的转换 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0

14、1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 01101110010111011110001001101010111100123456789101112修正修正101修正修正110当当Sn=5时，时， Sn+1=2Sn+X-10 Z=1BCD码码 二进制二进制例81：二进制8421BCD码转换电路。 用JK触发器实现。 此题作为参考内容。4、脉冲分配器、脉冲分配器110,1,000清清 零零保保 持持 移移 动动 移移 动动CPD Cr功功 能能0Q1, Q2, Q3中只中只需有一个需有一个0，那，那么么D就是就是1；只需当只需当Q

15、1 , Q2 , Q3全为全为1时，时，D才是才是0。即产生的序列为即产生的序列为1110，因此实现，因此实现了了4分频。分频。计数器的功能计数器的功能: 记忆输入脉冲的个数。用于定时、分记忆输入脉冲的个数。用于定时、分频、产生节拍脉冲及进展数字运算等等。频、产生节拍脉冲及进展数字运算等等。计数器的分类计数器的分类:二进制计数器和非二进制计数器。二进制计数器和非二进制计数器。加计数器、减计数器和可逆计数器。加计数器、减计数器和可逆计数器。同步计数器和异步计数器。同步计数器和异步计数器。8.3.2 8.3.2 二进制计数器二进制计数器Q0D0Q1D1Q2D2Q0Q1Q2CP计数计数脉冲脉冲 在异

16、步计数器中，各触发器的计数脉冲不在异步计数器中，各触发器的计数脉冲不是同一个信号，因此各个触发器形状变换的时是同一个信号，因此各个触发器形状变换的时间先后不一，故被称为间先后不一，故被称为“ 异步计数器异步计数器 。1、异步二进制加计数器：、异步二进制加计数器：一、异步二进制计数器一、异步二进制计数器Q0D0Q1D1Q2D2Q0Q1Q2CP计数计数脉冲脉冲Q2Q1Q0 Q Q010 0 010101010100 010 1011 0 11 1000 0010 1结论：结论：1. 各触发器间时钟不一致，各触发器间时钟不一致， 所以称异步计数器；所以称异步计数器；2. Q2Q1Q0各位间为二进制各

17、位间为二进制关系；关系；3. 计数从计数从000开场到开场到111终了，终了，然然 后循环，所以称加法计数。后循环，所以称加法计数。3位异步二进制法计数器 JK触发器构成的触发器构成的3位异步二进制加计数器用位异步二进制加计数器用CP脉脉冲下降沿触发冲下降沿触发 电路组成电路组成 任务原理 计数器的形状转换表 CP顺序Q2 Q1 Q0等效十进制数00 0 0010 0 1120 1 0230 1 1341 0 0451 0 1561 1 0671 1 1780 0 00 时序图 形状转换图 圆圈内表示Q2Q1Q0的形状 用箭头表示形状转换的方向 结论结论 假设计数器从假设计数器从000000形

18、状开场计数，在第八个形状开场计数，在第八个计数脉冲输入后，计数器又重新回到计数脉冲输入后，计数器又重新回到000000形状，完形状，完成了一次计数循环。所以该计数器是八进制加法成了一次计数循环。所以该计数器是八进制加法计数器或称为模计数器或称为模8 8加法计数器。加法计数器。 假设计数脉冲假设计数脉冲CPCP的频率为的频率为f0f0，那么，那么Q0Q0输出波输出波形的频率为形的频率为1/2f01/2f0，Q1Q1输出波形的频率为输出波形的频率为1/4 f01/4 f0，Q2Q2输出波形的频率为输出波形的频率为1/8 f01/8 f0。这阐明计数器除具。这阐明计数器除具有计数功能外，还具有分频的

19、功能。有计数功能外，还具有分频的功能。 2 2、异步二进制减计数器、异步二进制减计数器必需满足二进制数的减法运算规那么：0-1不够减，应向相邻高位借位，即10-11。组成二进制减法计数器时，各触发器该当满足： 每输入一个计数脉冲，触发器该当翻转一次即用T触发器； 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。 1JK触发器组成的3位异步二进制减法计数器 用CP脉冲下降沿触发。 2D触发器构成的3位异步二进制减法计数器 用CP脉冲上升沿触发。异步二进制计数器的构成方法可以归纳为：异步二进制计数器的构成方法可以归纳为： N N位异步二进制计数器由位异步二进制计数器由N

20、 N个计数型个计数型TT触发器组成。触发器组成。假设采用下降沿触发的触发器假设采用下降沿触发的触发器加法计数器的进位信号从加法计数器的进位信号从Q Q端引出端引出 减法计数器的借位信号从减法计数器的借位信号从Q Q端引出端引出 假设采用上升沿触发的触发器假设采用上升沿触发的触发器加法计数器的进位信号从加法计数器的进位信号从Q Q端引出端引出 减法计数器的借位信号从减法计数器的借位信号从Q Q端引出端引出 N N位二进制计数器可以计位二进制计数器可以计2N2N个数，所以又可称个数，所以又可称为为2N2N进制计数器。进制计数器。 优点：电路简单、可靠优点：电路简单、可靠缺陷：进位或借位信号是逐级传

21、缺陷：进位或借位信号是逐级传送的，任务频率不能太高；速度慢送的，任务频率不能太高；速度慢异步计数器的优缺陷：异步计数器的优缺陷：3 3、异步二进制可逆计数器、异步二进制可逆计数器由加减控制信号X控制：X=1：加计数X=0：减计数因此是加计数器和减计数器的组合。由于加计数器和减计数器的区别只是高位的进位或借位从Q或Q引出，因此将X、Q、Q做逻辑组合，就可以实现可逆计数功能。高位的时钟： CP1 XQ0 + XQ0 X=1: CP1 = Q0 加计数 X=0: CP1 = Q0 减计数8.3.2.28.3.2.2同步二进制计数器同步二进制计数器 同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数

22、器的任务速度较快，任务频率也较高。 1同步二进制加法计数器1设计思想： 一切触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使一切的触发器形状更新。 应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位进位时，令高位触发器的T0，触发器形状坚持不变；当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。 2当低位全1时再加1，那么低位向高位进位。1110111100111110001111110000可得到T的表达式为： (T触发器:T=0,坚持; T=1,翻转。)T0=J0=K0=1 T0=J0=K0=1 最低位最低位: :来一个时钟就翻转。来一个时钟就翻转。

23、T1=J1=K1=Q0 T1=J1=K1=Q0 次低位次低位: :在最低位为在最低位为1 1时，来时钟就时，来时钟就翻转；否那么坚持。翻转；否那么坚持。 T2=J2=K2= Q1Q0 T2=J2=K2= Q1Q0 T3=J3=K3= Q2Q1Q0 T3=J3=K3= Q2Q1Q0 高位在低位都为高位在低位都为1 1时翻转，否那时翻转，否那么坚持。么坚持。T0=J0=K0=1T1=J1=K1= Q0 T2=J2=K2= Q1Q0T3=J3=K3= Q2Q1Q02 2同步二进制减法计数器同步二进制减法计数器 1设计思想： 一切触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使一切的触

24、发器形状更新。 应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位借位时，令高位触发器的T0，触发器形状坚持不变；当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。 2触发器的翻转条件是：当低位触发器的Q端全1时再减1，那么低位向高位借位。1011100111100011111000011111可得到T的表达式为： 3 3同步二进制可逆计数器同步二进制可逆计数器 将加法和减法计数器综合起来，由控制门进展转换，可得到可逆计数器。X为加、减控制端X=1时，加法计数X=0时，减法计数T0=1T1=XQ0+XQ0T2=XQ1Q0+XQ1Q08.3.3 中规模集成计数器中规模集成

25、计数器1. 异步集成计数器异步集成计数器74LS90 74LS90是二是二五五十进制异步计数器。十进制异步计数器。 它包含两个独立的下降沿触发的计数器，即模它包含两个独立的下降沿触发的计数器，即模2(二进制二进制)和模和模5(五进制五进制)计数器；计数器； 异步清异步清0端端R01、R02和异步置和异步置9端端S91、S92均均为高电平有效。为高电平有效。 采用这种构造可以添加运用的灵敏性。采用这种构造可以添加运用的灵敏性。74LS90计数器计数器逻辑图逻辑图S1JC11KRS1JC11KR1JC11K1 R1JC11K1 R&FFAFFBFFCQAQBQC& &R01

26、R02CP2CP1& &S92S91QDFFD FA触发器是T触发器，因此是二进制计数器。 FB、FC、FD是异步时序逻辑电路，用脉冲型异步时序逻辑电路的分析方法，可以得到它的功能是五进制计数器。 74LS90构成十进制计数器的两种接法(a) 8421 BCD码接法； (b) 5421 BCD码接法 QAQBQCQDCP1CP274LS90CP(a)(b)QAQBQCQDCP1CP274LS90CPS91S92R01R02S91S92R01R02(a) 8421 BCD码接法 将二进制计数器的输出接到五进制计数器的计数脉冲输入CP，即构成了十进制的计数器。 另外，由于二进制的Q

27、A是最低位， QB、QC、QD是高位，因此QD QC QB QA构成了8421的BCD码的十进制计数器。(b) 5421 BCD码接法 将五进制计数器的输出接到二进制计数器的计数脉冲输入CP，即构成了十进制的计数器。 另外，由于二进制的QA是最高位， QB、QC、QD是低位， QD QC QB每来五个脉冲， QA才变化一次，因此QA QD QC QB 构成了5421的BCD码的十进制计数器。 74LS90的功能表如表所示。从表中看出，当R01R02=1， S91S92=0时，无论时钟如何，输出全部清0；而当S91S92=1时，无论时钟和清0信号R01、R02如何，输出就置9。这阐明清0、置9都

28、是异步操作，而且置9是优先的，所以称R01、R02为异步清0端，S91、S92为异步置9端。 用级联相当于串行进位法实现用级联相当于串行进位法实现N N进进制计数器的方法异步：制计数器的方法异步：用S0，S1，S2，SN表示输入0，1，2，N个计数脉冲CP时计数器的形状。N进制计数器的计数任务形状应为N个：S0，S1，S2，SN-1在输入第N个计数脉冲CP后，经过控制电路，利用形状SN产生一个有效置0信号，送给异步置0端，使计数器立刻置0，即实现了N进制计数。 利用脉冲反响复位法获得利用脉冲反响复位法获得N N进制计数器进制计数器 异步置异步置0 0时形状时形状SNSN出现的时间有多久？出现的

29、时间有多久？时间极短通常只需10ns左右 例例8-2 用用7490构成九进制计数器构成九进制计数器(8421BCD码码) 先构成8421BCD码的10进制计数器； 再用脉冲反响法，当计数到9，即1001，令 R01 R021，使计数器复位到 QD QC QB QA 0000， 计数器迅速复位到0000形状，然后又开场从0000形状计数，从而实现00001000九进制计数。例例8-3 用用7490构成构成64进制计数器进制计数器(5421BCD码码) 2片7490分别先构成5421BCD码的10进制计数器； 2片7490级联； 再用脉冲反响法，当计数到64，即10010100时，令 R01R02

30、1， 使计数器迅速复位到 00000000，然后又开场从00000000形状计数，从而实现64进制计数。同步集成计数器同步集成计数器74161 四个主从四个主从J-K触发器构成触发器构成D A:高位高位低位低位CP: 时钟输入，上升沿有效时钟输入，上升沿有效CR: 异步清零，低电平有效异步清零，低电平有效LD: 同步预置，低电平有效同步预置，低电平有效QD QA:高位高位低位低位P、T：使能端，多片级联：使能端，多片级联1、逻辑符号、逻辑符号 输输 入入 输输 出出CPCRLDP(S1) T(S2) A B C DQA QB QC QD00 0 0 0 10A B C DA B C D110保持保持11 0保持保持111 1计数计数CT74161功能表功能表(1).(1).异步清零：当异步清零：当CR=0CR=0，输出，输出“00000000形状。与形状。与CPCP无关无关(2).(2).同步预置：当同步预置：当CR=1CR=1，LD=0LD=0，在，在CPCP上升沿时，上升沿时，