第章EDA实验开发系统 ppt课件

1、第5章 EDA实验开发系统第5章 EDA实验开发系统5.1 GW48型型EDA实验开发系统原理与运用引见实验开发系统原理与运用引见5.2 GW48实验电路构造图实验电路构造图5.3 GW48系统构造图信号名与芯片引脚对照表系统构造图信号名与芯片引脚对照表5.4 GW48型型EDA实验开发系统运用例如实验开发系统运用例如 第5章 EDA实验开发系统5.1 GW48型型EDA实验开发系统原理与运用引见实验开发系统原理与运用引见5.1.1 系统主要性能及特点系统主要性能及特点 (1) GW48系统设有通用的在系统编程下载电路，可对系统设有通用的在系统编程下载电路，可对Lattice、Xilinx、A

2、ltera、Vantis、Atmel和和Cypress世界六大世界六大PLD公司各种公司各种isp编程下载方式或现场配置的编程下载方式或现场配置的CPLD/FPGA系列系列器件进展实验或开发。其主系统板与目的芯片板采用接插式构器件进展实验或开发。其主系统板与目的芯片板采用接插式构造，动态电路构造自动切换任务方式，含可自动切换的造，动态电路构造自动切换任务方式，含可自动切换的12种实种实验电路构造方式。验电路构造方式。第5章 EDA实验开发系统 (2) GW48系统基于“电路重构软配置的设计思想，采用了I/O口可恣意定向目的板的智能化电路构造设计方案。利用在系统微控制器对I/O口进展恣意定向设置

3、和控制，从而实现了CPLD/FPGA目的芯片I/O口与实验输入/输出资源可以各种不同方式衔接来构造方式各异的实验电路的目的。 (3) 系统除丰富的实验资源外，还扩展了A/D、D/A、VGA视频、PS/2接口、RS232通讯、单片机独立用户系统编程下载接口、48 MHz 高频时钟源及在板数字频率计。在上面可完成200多种基于FPGA和CPLD的各类电子设计和数字系统设计实验与开发工程，从而能使实验更接近实践的工程设计。第5章 EDA实验开发系统图图.1 GW48实验开发系统的板面构造图实验开发系统的板面构造图c扬声器SW9键模式选择实验电路结构变换选择键CLOCK0单片机接口电路扬声器连接VGA

4、视频接口RS-232串行接口J8键8散热器CON2目标板插座221J6J4高频时钟源48MHz晶体J2GAL16V8/4JP2GAL16V8/374HC37374HC245频率计测频输入D1D2目标板插座1发光管J1高频组中频组低频组电源输出J5+5VGNDSWG9CON1J7C38+12VGND-12VD/A工作电源座电源开关数码7数码6数码5数码4数码3数码2数码1键1键2键3键4键5键6键7VR1IN1IN0AOUTAIN1AIN0主板信号输入A/D接口PS/2J3AS1JP1CJP1BJP1AB8RS-232B4VGAB3时钟频率选择时钟发生电路接口电路视频接口电路模式指示2在线下载接

5、口电源输入接口电路切换座模拟接口电路EU3EU2数/模转换接口电路模/数转换接口电路键系统复位SW10D9D10D11D12D13D14D15D16数码8B2适配座目标芯片CPLD/FPGA目标芯片EDA实验开发J3B在线下载接口1D3D4D5D6D7D8k1信号输入A/D信号输出D/A第5章 EDA实验开发系统5.1.2 系统任务原理系统任务原理 图图.1为为GW48系列系列EDA实验开发系统的板面构造图，图实验开发系统的板面构造图，图5.2为为GW48系统目的板插座引脚信号图，图系统目的板插座引脚信号图，图5.3为其功能构造模为其功能构造模块图。图块图。图5.3中所示的各主要功能模块对应于

6、图中所示的各主要功能模块对应于图5.1的器件位置的器件位置恰益处于目的芯片适配座恰益处于目的芯片适配座B2的下方，由一微控制器担任。其各的下方，由一微控制器担任。其各模块的功能分述如下。模块的功能分述如下。第5章 EDA实验开发系统图5.2 GW48系统目的板插座引脚信号图2VCCCLOCK3CLOCK5CLOCK7CLOCK9CLOCK1PIO48VCCPIO46PIO44PIO42PIO40PIO38PIO36PIO34PIO32PIO30PIO28PIO26SPEAKERPIO31PIO29PIO27PIO33GNDPIO35PIO37PIO39PIO41PIO43PIO45PIO47P

7、IO49CLOCK8GNDCLOCK6CLOCK0CLOCK2CLOCK4CLOCK10在线编程座J3B/J3AVCCSEL0SEL1GNDGNDTDInSTATDOTMSTCKCON2CON1目标板插座2目标板插座140394039GNDVCCSEL0SEL1GND21TCKTDOTMSnSTATDIVCCGNDPIO7PIO5PIO3PIO1PIO9PIO25PIO23PIO21PIO19PIO17PIO15PIO13PIO11PIO10PIO2PIO4PIO6PIO8PIO12PIO14PIO16PIO18PIO20PIO22PIO24PIO01第5章 EDA实验开发系统图图5.3 GW

8、48实验开发系统功能构造图实验开发系统功能构造图择器实验与接口方式选I/O接口信息交换通道信息显示方式控制接口控制信息信息矢量通道信号源选择控制矢量转换接口信息示模块输出显ispLSIispLSIBL7模块BL5BL3BL2接口方式与接口信息矢量总控制模块BL6模块矢量转换接口信息BL4块源发生模实验信号BL1第5章 EDA实验开发系统 (1) BL1：实验或开发所需的各类根本信号发生模块。其中包括最多8通道的单次脉冲信号发生器、高低电平信号发生器、BCD码或8421码(十六进制)信号发生器。一切这些信号的发生主要由BL6主控单元产生，并受控于系统板上的8个控制键。 (2) L5：CPLD/F

9、PGA输出信息显示模块，其中包括直通非译码显示、BCD码7段译码显示、8421码7段译码显示、两组8位发光管显示、十六进制输入信号显示指示、声响信号指示等。同样，一切这些显示方式及方式的变换皆由BL6转换和独立控制。第5章 EDA实验开发系统 (3) 在BL6的监控程序中安排了多达11种方式各异的信息矢量分布，即电路重构软配置。由此可见，虽然GW48系统从硬件构造上看，是一个完全固定下来的实验系统，但其功能构造却等同于11套接口迥异的实验系统(参见第5.2节)。 (4) BL3：此模块主要是由一目的芯片适配座以及上面的CPLD/FPGA目的芯片和编程下载电路构成。经过改换插有不同型号目的器件的

10、目的板，就能对多种目的芯片进展实验。 第5章 EDA实验开发系统 (5) BL6使GW48系统的运用构造灵敏多变。实践运用中，该模块自动读取BL7的选择信息，以确定信息矢量分布。实验前，可根据实验类型，以及所需的CPLD/FPGA目的芯片的I/O接口位置，从15张实验电路构造图(第5.2节)找到相顺应的实验系统功能构造，并将该图的编号键入BL7，系统即进入了所需求的接口和实验方式。第5章 EDA实验开发系统5.1.3 系统主板构造与运用方法系统主板构造与运用方法 如前所述，如前所述，GW48系统的电路构造是可控的，即可经过控系统的电路构造是可控的，即可经过控制接口键，使之改动衔接方式以顺应不同

11、的实验需求。因此，制接口键，使之改动衔接方式以顺应不同的实验需求。因此，从物理构造上看，实验板的电路构造是固定的，但其内部的信从物理构造上看，实验板的电路构造是固定的，但其内部的信息流在控制器的控制下将发生很大的变化。采用这种息流在控制器的控制下将发生很大的变化。采用这种“电路重构电路重构软配置设计方案的目的有三个：顺应更多的实验与开发工程；软配置设计方案的目的有三个：顺应更多的实验与开发工程；顺应更多的顺应更多的PLD公司的器件；顺应更多的不同封装的公司的器件；顺应更多的不同封装的FPGA和和CPLD器件。系统板面主要部件及其运用方法的阐明如下。器件。系统板面主要部件及其运用方法的阐明如下。

12、第5章 EDA实验开发系统 (1) SWG9/SW9：图5.3的BL7主要由图5.1上的SWG9和SW9构成。经过它的选择，能使实验板产生10种不同的实验构造。控制方法如下：实验前，根据某一实验对FPGA/CPLD目的芯片的接口需求，在5.2节的15张实验电路构造图中选择一种适用的构造，例如选择了图5.8，需按动系统板上的SW9键，直至数码管SWG9显示3，于是系统即进入了图5.8所示的实验电路构造。但当SWG9显示为A时，系统板即变成一台数字频率计，测频输入端为系统板右下角的JP1B插座，测频范围为1 Hz500 kHz。第5章 EDA实验开发系统 (2) B2：这是一块插于主系统板上的目的

13、芯片适配座。对于不同的目的芯片将有不同的适配座。可用的目的芯片包括目前世界上最大的六家FPGA/CPLD厂商的一切具备isp下载功能的CPLD和FPGA。目的板上的芯片引脚由“I/Ox或单纯输入引脚表示，其中的x为I/O口的序号，它们又对应各自的引脚序号。如ispLSI1032E的“I/O25对应第54引脚，而XCS05的“I/O25那么对应第37引脚(参见5.3节)，其他公司不同的芯片也对应不同的引脚数。但是，GW48系统板上只需一对目的板插座(图5.2)，如何顺应不同公司的不同的CPLD/FPGA目的芯片呢？方法是如图5.2那样，将系统板上的两条共78芯的目的板插座CON1/CON2与目的

14、芯片引脚相连的端口定义为PIOx或CLOCKx，而使它们又对应于5.2节的实验电路构造图上的PIOx引脚。第5章 EDA实验开发系统然后将此目的板插座上的信号名与不同的FPGA和CPLD芯片的引脚信号列出对照表(5.3节)。例如，对于一块插有ispLSI1032E的目的板，在实验中，此芯片的I/O57(2引脚号)将与系统板定义的CLOCK9相连，CLOCK9又恰好与系统板右下方(图5.1)的高频组时钟信号相接。于是，对于不同的适配座上目的芯片的引脚号将与主系统板上的适配引脚PIOx和CLOCKx有不同的对应关系。第5.3节列出了10种芯片对系统板引脚的对应关系，以利在实验时经常查用。第5章 E

15、DA实验开发系统 (3) J3B/J3A：假设仅是作为教学实验之用，系统板上的目的芯片适配座无须拔下，但假设要进展运用系统开发、产品开发、电子设计竞赛等开发实际活动，在系统板上完成初步仿真设计后，就有必要将连有目的芯片的适配座拔下插在本人的运用系统上进展调试测试。为了防止由于需求更新设计程序和编程下载而反复插拔目的芯片适配座，GW48系统设置了一对在线编程下载接口座J3A和J3B。图5.2列出了此接口座的衔接信号，此接口插座可适用于不同PLD公司的FPGA/CPLD的配置和编程下载，详细的引脚衔接方式可参见表5.1。J3B在目的芯片适配座上，J3A在主系统板上。只需用一根系统附带的通讯线就能用

16、本人系统上的目的芯片进展在线编程了，从而可直接感受在系统(ISP)，或现场可编程(FPGA)的宏大优越性。第5章 EDA实验开发系统表表5.1 在线编程座各引脚与不同在线编程座各引脚与不同PLD公司器件编程下载接口阐明公司器件编程下载接口阐明Lattice Altera/Atmel Xilinx Vantis PLD 公司 在线编程 座引脚 ispLSI ispCPLD FPGA ispCPLD FPGA CPLD TCK SCLK TCK DCLK TCK CCLK TCK TDO MODE DO CONF_DONE TDO DONE TMS TMS ISPEN TMS NCONFIG TM

17、S /PROGRAM TDI NSTA SDO NSTATUS TDO TDI SDI TDI DATA0 TDI DIN TRST SEL0 GND VCC VCC GND GND VCC SEL1 GND VCC VCC VCC VCC GND 第5章 EDA实验开发系统 (4) J2：为并行通讯接口，经过通讯线与微机的打印机口相连。EDA软件的下载控制信号和CPLD/FPGA的目的码将经过J2接口，完成对B2上的目的芯片的编程下载。编程电路模块能自动识别目的芯片适配座上不同PLD公司的CPLD/FPGA芯片及其下载方式，并作出相应的下载适配操作，这为实验和系统开发带来极大的方便。此外应留

18、意，下载终了后，普通不用拔下并行口的插头，目的芯片也能正常任务。但在刚开机后，由于PC机的并行口复位电平与各公司芯片下载电平的不一致，将会影响芯片的任务。第5章 EDA实验开发系统 (5) 键18：为实验信号控制键，它的功能及其与主系统的衔接方式随SW9的方式选择而变，运用中需参见5.2节。 (6) 数码18/D1D16：前者是LED数码显示器，后者是发光管，它们的显示方式和连线方式也与SW9的输入码有关，运用中也需参见5.2节。第5章 EDA实验开发系统 (7) JP1A/JP1B/JP1C：为时钟频率选择模块。经过短路帽的不同接插方式，使目的芯片获得不同的时钟频率信号。对于JP1C，同时只

19、能插一个短路帽，以便选择输向CLOCK0的一种频率。由于CLOCK0可选的频率比较多，所以比较适宜于目的芯片对信号频率或周期丈量等设计工程的信号输入端。JP1B分三个频率源组，即如系统板所示的高频组、中频组和低频组，它们分别对应三组时钟输入端。例如，将三个短路帽分别插于JP1B座的2 Hz、1024 Hz和12 MHz，而另三个短路帽分别插于JP1A座的CLOCK4、CLOCK7和CLOCK8，这时输向目的芯片的三个引脚CLOCK4、 CLOCK7和CLOCK8分别获得上述三个信号频率。需求特别留意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说，经过JP1A/B的组合频率

20、选择，最多只能提供三个时钟频率。第5章 EDA实验开发系统 (8) 目的芯片的声讯输出S1：可以经过在JP1B最上端能否插短路帽来选择能否将扬声器接到目的芯片的SPEAKER(图5.2)口上，即PIO50。如对于ispLSI1032，此口对应其I/O50(PIN5)，对于FLEX10K，对应CLRn(PIN3)。 (9) J7：为PS/2接口。经过此接口，可以将PC机的键盘或鼠标与GW48系统的目的芯片相连，从而完成PS/2通讯与控制方面的接口实验。衔接方式参见“构造图NO.5B(图5.16)。 第5章 EDA实验开发系统 (10) J6：J6为VGA视频接口，经过它可完成目的芯片对VGA显示

21、器的控制。比如使目的芯片向VGA显示器输出一个规范的VGA显示信号。衔接方式参见“电路构造图NO.2(图5.7)。 (11) EU3：单片机接口电路，它与目的板的衔接方式也已标于主系统板上。衔接方式可参见“实验电路构造图NO.5B(图5.16)。留意：平常不能插单片机，以防冲突。第5章 EDA实验开发系统 (12) J8/B8：J8为RS-232串行通讯接口，B4是其接口电路，此接口电路是为单片机与PC机通讯预备的。当目的板上FPGA/CPLD器件需求直接与PC机进展串行通讯时，可参见“实验电路构造图NO.5B(图5.16)，用两根短线短接主板上的“单片机系统座上的两对孔。例如希望PC机串口的

22、RXT和TXT分别与系统上的目的器件的PIO29和PIO30相接，那么可将此20个PIN座的PIN2与PIN18、PIN3和PIN17分别短接。第5章 EDA实验开发系统 (13) EU2/AOUT/JP2：EU2为D/A转换接口电路。利用此电路模块，可以完成目的板芯片与D/A转换器的接口实验或相应的开发。它们之间的衔接方式可参阅5.2节的“实验电路构造图NO.5C(图5.17)，PIO2431D0D7，PIO38WR。D/A的模拟信号的输出接口是AOUT。JP2为转换方式和输出方式选择座。如系统板于JP2处所示： 当短路“D/A锁存时，那么D/A的信号WR将受PIO36信号的控制，完成数据锁

23、存的输入方式； 当短路“D/A直通，那么D/A的信号WR不受PIO36信号的控制，数据将直通输入； 当短路“0 to +5时，D/A的模拟输出幅度处于0+12 V间； 当分别短路“-5 to +时，D/A的模拟输出幅度处于-12 V+12 V间： 当分别短路“滤波0与“滤波1时，D/A的模拟输出将获得不同程度的滤波效果。另外需留意，进展D/A接口实验时，需求接上12 V任务电源，插座在主板的左上角，请留意极性。第5章 EDA实验开发系统 (14) ADC0809/AIN0/AIN1：外界模拟信号可以分别经过系统板左下侧的两个输入端AIN0和AIN1进入A/D转换器ADC0809的输入通道IN0

24、和IN1，ADC0809与目的芯片直接相连。经过适当设计，目的芯片可以完成对ADC0809的任务方式确定、输入端口选择、数据采集与处置等一切控制任务，并可经过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅5.2节的“实验电路构造图NO.5A(图5.15)的有关0809与目的芯片的接口方式，同时仔细了解系统板上的接插方法以及有关0809任务时序和引脚信号功能方面的资料。留意：不用0809时，需将左下角JP2的“A/D制止用短路帽短接。第5章 EDA实验开发系统 (15) JP2(左下角座)： 它们的接口方式是：D0D7PI01623，Addr.PIO32A25，PIO33AL

25、E(22)，PIO34START(6)。假设将插座JP2的“A/D使能短路、A/D制止开路，那么有PIO35ENABLE(9)；使“A/D使能开路、“A/D制止短路，那么使0ENABLE(9)，表示制止0809的任务，使它的一切输出端为高阻态。假设将插座JP2的“转换终了短路，那么使PIO36EOC(7)，由此可使目的芯片对ADC0809的转换形状进展测控。第5章 EDA实验开发系统 (16) VR1/AIN1：VR1电位器，经过它可以产生0+5 V幅度可调的电压，其输入口是0809的IN1(与外接口AIN1相连，但当AIN1插入外输入插头时，VR1将与IN1自动断开)。假设利用VR1产生被测

26、电压，那么需使0809的25脚置高电平，即选择IN1通道。第5章 EDA实验开发系统 (17) AD574A：就普通的工业运用来说，AD574A属高速高精度A/D器件，运用非常广泛。对于GW48-C附有一个AD574A插座。主板上已接成双极性输入方式，信号输入口是AIN0。AD574A内置有10 V精细参考电压源，输入采样电压范围是-10 V+10 V，精度12位，最高位是符号位，转换速度20 s(AD574)或10 s(AD1674)。接线方式如表5.2所示。 运用时，需将系统板上的两个3针座J10短路帽靠右插，J11短路帽靠左插，以使PIO33与STATUS(PIN28)及AD574的CE

27、(PIN6)与VCC相接。留意：用AD574时要接-12 V电压；不用AD574时应将J10、J11的短路帽复原。运用前需参阅有关AD574的任务时序和引脚信号功能方面的资料。第5章 EDA实验开发系统表表5.2 GW48-C系统上系统上AD574/1674引脚端口与目的器件引脚衔接对照表引脚端口与目的器件引脚衔接对照表AD574端口 DB0 DB1 DB2 DB3 DB4 DB5 DB6 DB7 DB8 目标芯片引脚 PIO16 PIO17 PIO18 PIO19 PIO20 PIO21 PIO22 PIO23 PIO40 AD574端口 DB9 DB10 DB11 12/8 CS A0 R

28、/C CE STATUS 目标芯片引脚 PIO41 PIO42 PIO43 PIO34 PIO37 PIO36 PIO35 VCC/GND PIO33 第5章 EDA实验开发系统 (18) AIN0的特殊用法：系统板上设置了一个比较器电路，主要由LM311组成。假设与D/A电路相结合，可以将目的器件设计成逐次比较型A/D变换器的控制器件。 (19) SW10：系统复位键。此键是系统板上担任监控的微处置器的复位控制键，同时也与接口单片机AT89C2051的复位端相连。因此，可兼作单片机的复位键。第5章 EDA实验开发系统 (20) J4：48/50 MHz高频时钟源。为了充分利用FPGA和CPL

29、D的高速特性，可以用一根线将J4处的“高频时钟源插座的一端与“时钟频率选择插座JP1A左排的一端相连，但要拔去相应的短路帽。 (21) CON1/2：目的芯片适配座B2的插座，在目的板的下方。两条插座的78个插座的衔接信号如图5.2所示，此图为用户对实验开发系统作二次开发提供条件。第5章 EDA实验开发系统5.2 GW48实验电路构造图实验电路构造图5.2.1 实验电路信号资源符号图阐明实验电路信号资源符号图阐明 结合图结合图5.4，以下对实验电路构造图中出现的信号资源符号，以下对实验电路构造图中出现的信号资源符号功能作出一些阐明。功能作出一些阐明。 (1) 图图5.4 (a)是十六进制是十六

30、进制7段全译码器，它有段全译码器，它有7位输出，分别位输出，分别接接7段数码管的段数码管的7个显示输入端：个显示输入端：a、b、c、d、e、f和和g。它的输。它的输入端为入端为D、C、B、A，其中，其中，D为最高位，为最高位，A为最低位。例如，为最低位。例如，假设所标输入的口线为假设所标输入的口线为PIO1916，表示，表示PIO19接接D，18接接C，17接接B，16接接A。第5章 EDA实验开发系统 (2) 图5.4 (b)是高低电平发生器，每按键一次，输出电平由高到低或由低到高变化一次，且输出为高电平常，所按键对应的发光管变亮，反之不亮。 (3) 图5.4 (c)是十六进制码(8421码

31、)发生器，由对应的键控制输出4位二进制构成的1位十六进制码，数的范围是00001111，即H0HF。每按键一次，输出递增1，输出进入目的芯片的4位二进制数将显示在该键对应的数码管上。第5章 EDA实验开发系统 (4) 直接与7段数码管相连的衔接方式的设置是为了便于对7段显示译码器的设计学习。以图5.7为例，图中所标PIO46PIO40接g、f、e、d、c、b、a表示PIO46PIO40分别与数码管的7段输入g、f、e、d、c、b、a相接。 (5) 图5.4 (d)是单次脉冲发生器，每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间20 ms。第5章 EDA实验开发系统 (6) 实验

32、电路构造图N0.5、NO.5A、NO.5B、NO.5C是同一种电路构造，只不过是为了明晰起见，将不同的接口方式分别画出而已。由此可见，它们的接线有一些是重合的，因此只能分别进展实验，而实验电路构造图方式都选5。 (7) 图5.4(e)是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为低电平。此键的功能可用于手动控制脉冲的宽度，具有琴键式信号发生器的实验构造图是图5.8。第5章 EDA实验开发系统图5.4 实验电路信号资源符号图译码器(a)(b)HEX(c)单脉冲(d)(e)第5章 EDA实验开发系统5.2.2 各实验电路构造特点与适用范围简述各实验电路构造特点与

33、适用范围简述 (1) 构造图构造图NO.0 (图图5.5)：目的芯片的：目的芯片的PIO16PIO47共共8组组4位二进制码输出，经译码器可显示于实验系统上的位二进制码输出，经译码器可显示于实验系统上的8个数码管。个数码管。键键1和键和键2可分别输出两个可分别输出两个4位二进制码。一方面这位二进制码。一方面这4位码输入目位码输入目的芯片的的芯片的PIO11PIO8和和PIO15PIO12，另一方面，可以察看，另一方面，可以察看发光管发光管D1D8来了解输入的数值。例如，当键来了解输入的数值。例如，当键1控制输入控制输入PIO11PIO8的数为的数为HA时，那么发光管时，那么发光管D4和和D2亮

34、，亮，D3和和D1灭。灭。电路的键电路的键8至键至键3分别控制一个高低电平信号发生器向目的芯片分别控制一个高低电平信号发生器向目的芯片的的PIO7PIO2输入高电平或低电平，扬声器接在输入高电平或低电平，扬声器接在SPEAKER上，上，详细接在哪一引脚要看目的芯片的类型，这需求查阅详细接在哪一引脚要看目的芯片的类型，这需求查阅5.3节。例节。例如目的芯片为如目的芯片为FLEX10K10，那么扬声器接在，那么扬声器接在3引脚上。目的芯引脚上。目的芯片的时钟输入未在图上标出，也需查阅片的时钟输入未在图上标出，也需查阅5.3节。例如，目的芯片节。例如，目的芯片为为XC95108，那么输入此芯片的时钟

35、信号有，那么输入此芯片的时钟信号有CLOCK0CLOCK10，共，共11个可选的输入端，对应引脚为个可选的输入端，对应引脚为6580。详细的。详细的信号输入方法，可参阅信号输入方法，可参阅5.1节。此电路可用于设计频率计、周期节。此电路可用于设计频率计、周期计和计数器等。计和计数器等。第5章 EDA实验开发系统 (2) 构造图NO.1 (图5.6)：适用于作加法器、减法器、比较器或乘法器。如欲设计加法器，可利用键4和键3输入8位加数，键2和键1输入8位被加数，输入的加数和被加数将显示于键对应的数码管41，相加的和显示于数码管6和5。可令键8控制此加法器的最低位进位。第5章 EDA实验开发系统图

36、5.5 实验电路构造图NO.0数码8数码7数码6数码5数码4数码3数码2数码1FPGA/CPLD目标芯片实验电路结构图NO.0PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器D7D8D5D6D3D4D1D2PIO7键8D16PIO6键7D15PIO5键6D14PIO4键5D13PIO3键4D12PIO2键3D11HEX键2HEX键1PIO7-PIO2PIO11-PIO8PIO15-PIO1287654321

37、扬声器第5章 EDA实验开发系统图5.6 实验电路构造图NO.1FPGA/CPLD目标芯片实验电路结构图NO.1PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28SPEAKER译码器译码器译码器译码器键8D16键7D15键6键5HEX键4HEX键3HEX键2HEX键187654321扬声器D8PIO38D7PIO37D6PIO36D5PIO35D4PIO34D3PIO33D2PIO32D1PIO39PIO39-PIO32PIO49PIO48PIO15-PIO12PIO11-PIO8PIO7-PIO4PIO3-PIO0第5章 EDA实验开发系统 (3) 构造

38、图NO.2 (图5.7)：可用于作VGA视频接口逻辑设计，或运用数码管8至数码管5作7段显示译码方面的实验。 (4) 构造图NO.3 (图5.8)：特点是有8个琴键式键控发生器，可用于设计作八音琴等电路系统。第5章 EDA实验开发系统 (5) 构造图NO.4 (图5.9)：适宜于设计移位存放器、环形计数器等。电路特点是: 当在所设计的逻辑中有串行二进制数从PIO10输出时，假设利用键7作为串行输出时钟信号，那么PIO10的串行输出数码可以在发光管D8D1上逐位显示出来，这能很直观地看到串出的数值。第5章 EDA实验开发系统图图5.7 实验电路构造图实验电路构造图NO.2FPGA/CPLD目标芯

39、片实验电路结构图NO.2PIO3-PIO0PIO7-PIO4PIO11-PIO8PIO15-PIO12PIO22-PIO16PIO30-PIO24PIO38-PIO32PIO46-PIO40译码器译码器译码器译码器键8键7键6键5键4键3键2键1PIO4887654321PIO46-PIO40接g, f, e, d, c, b, a直接与数码管的7段相接PIO38-PIO32接g, f, e, d, c, b, aPIO30-PIO24接 g, f, e, d, c, b, aPIO22-PIO16接g, f, e, d, c, b, aD10D9PIO49J6VGA视频接口678451012

40、31314R76200R77200R78200PIO41PIO40PIO43PIO42PIO44第5章 EDA实验开发系统图5.8 实验电路构造图NO.3FPGA/CPLD目标芯片实验电路结构图NO.3PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键3键2键1D8PIO14D7PIO13D6PIO12D5PIO11D4PIO10D3PIO9D2PIO8D1PIO1

41、5D16D15D14D13D12D11D10D9PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8第5章 EDA实验开发系统图5.9 实验电路构造图NO.4FPGA/CPLD目标芯片实验电路结构图NO.4PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44译码器译码器译码器译码器键8D16键7D15键6键5键4HEX键3HEX键2HEX键187654321PIO8PIO9PIO11PIO15-PIO12PIO7-PIO4PIO3-PIO0时钟计数器单脉冲单脉冲D14串行输出PIO10D8D7D6D5D4D3D2D1LOADC

42、LOCKCLEAR第5章 EDA实验开发系统(6) 构造图NO.5 (图5.10)：特点有3个单次脉冲发生器。图5.10 实验电路构造图NO.5FPGA/CPLD目标芯片实验电路结构图NO.5PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键3键2键1D8PIO14D7PIO13D6PIO12D5PIO11D4PIO10D3PIO9D2PIO8D1PIO15D16D

43、15D14D13D12D11D10D9PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15-PIO8单脉冲单脉冲单脉冲第5章 EDA实验开发系统 (7) 构造图NO.6 (图5.11)：此电路与图5.7类似，但添加了两个4位二进制发生器，数值分别输入目的芯片的PIO7PIO4和PIO3PIO0。例如，当按键2时，输入PIO7PIO4的数值将显示于对应的数码管2上，以便了解输入的数值。第5章 EDA实验开发系统图5.11 实验电路构造图NO.6D11D12D13FPGA/CPLD目标芯片实验电路结构图NO.6PIO22-PIO16PIO30-PIO24PIO38-PIO32

44、PIO46-PIO40SPEAKER键8D16键7D15键6键5键4键3HEX键2HEX键187654321扬声器PIO19PIO20PIO21PIO22PIO23PIO13-PIO8PIO46-PIO40接 g, f, e, d, c, b, a直接与数码管的7段相接PIO38-PIO32接g, f, e, d, c, b, aPIO30-PIO24接 g, f, e, d, c, b, aPIO22-PIO16接 g, f, e, d, c, b, aD8D7D6D5D4D3D2D1D14PIO13PIO12PIO11PIO10PIO9PIO17PIO18PIO16PIO7-PIO4PIO

45、3-PIO0PIO8第5章 EDA实验开发系统 (8) 构造图NO.7 (图5.12)：此电路适宜于设计时钟、定时器、秒表等。可利用键8和键5分别控制时钟的清零和设置时间的使能；利用键7、5和1进展时、分、秒的设置。第5章 EDA实验开发系统图5.12 实验电路构造图NO.7FPGA/CPLD目标芯片实验电路结构图NO.7PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28PIO35-PIO32PIO39-PIO36SPEAKER译码器译码器译码器译码器译码器译码器87654321扬声器键8键7键6键5键4键3键2键1D8PIO46D7PIO45D6PIO4

46、4D5PIO43D4PIO42D3PIO41D2PIO40D1PIO47D16D15D14D13D12D11D9PIO0PIO2PIO3PIO4PIO5PIO6PIO7PIO47-PIO40单脉冲单脉冲单脉冲第5章 EDA实验开发系统 (9) 构造图NO.8 (图5.13)： 此电路适用于作并进/串出或串进/并出等任务方式的存放器、序列检测器、密码锁等逻辑设计。它的特点是利用键2、键1能序置8位二进制数，而键6能发出串行输入脉冲。每按键一次，即发出一个单脉冲，那么此8位序置数的高位在前，向PIO10串行输入一位，同时能从D8D1的发光管上看到串行左移的数据，非常笼统直观。第5章 EDA实验开发

47、系统图5.13 实验电路构造图NO.8FPGA/CPLD目标芯片实验电路结构图NO.8PIO39-PIO36PIO43-PIO40PIO47-PIO44SPEAKER译码器译码器译码器键8D16键7D15键6键5HEX键4HEX键3HEX键2HEX键187654321扬声器PIO9PIO15-PIO12PIO7-PIO4PIO3-PIO0HEX单脉冲单脉冲串行输入脉冲D14PIO11PIO8PIO10D7D8D5D6D3D4D1D2预置串行输入数DCBADCBA第5章 EDA实验开发系统 (10) 构造图NO.9 (图5.14)：假设欲验证交通灯控制等类似的逻辑电路，可选此电路构造。图5.14

48、 实验电路构造图NO.9FPGA/CPLD目标芯片实验电路结构图NO.9PIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28SPEAKER译码器译码器译码器译码器键8键7键6键5键4键3HEX键2HEX键187654321扬声器PIO38PIO37PIO36PIO35PIO34PIO33PIO32PIO39PIO39-PIO32D8D7D6D5D4D3D2D1PIO14PIO13PIO12PIO11PIO10PIO9PIO8PIO15D16D15D14D13D12D11D10D9PIO15-PIO8PIO7-PIO4PIO3-PIO0第5章 EDA实验开发系

49、统 (11) 构造图NO.5A (图5.15)：此电路即为NO.5电路，可用于完成A/D转换方面的实验。 (12) 构造图NO.5B (图5.16)：此电路可用于单片机接口逻辑方面的设计和PS/2键盘接口方面的逻辑设计(平常不要把单片机接上，以防口线冲突)。 (13) 构造图NO.5C (图5.17)：可用于D/A转换接口实验和比较器LM311的控制实验。 (14) 当系统上的“方式指示数码管显示“A时，系统将变成一台频率计，数码管8将显示“F，数码管6至数码管1显示频率值，最低位单位是Hz。 (15) 构造图NO.B(图5.18)：此电路适用于8位译码扫描显示电路方面的实验。第5章 EDA实

50、验开发系统图5.15 实验电路构造图NO.5APIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7PIO15PIO14PIO13PIO12PIO11PIO10PIO9单脉冲单脉冲单脉冲键2键1键8键7键6键5键4键3D10D15D14D12D11D13D16D9译码器ADEND8D5D2D7D6D4D3D1JP2(5/6)2120PIO23PIO21PIO22PIO20FIT103C29102C30DA55DA052018161412108642PIO38PIO37PIO8PIO35JP2191715131197531COMMDAWRCOMPADEOCVCCIN-0IN-1msb2

51、-12726750 kHzAIsb2-817ADC0809EU12-62-52-42-22-31415818PIO8PIO19PIO18PIO17PIO1672519ALEADD-AADD-C(23)22ENABLE9PIO33PIO35PIO8扬声器SPEAKERAIN11612+5V201AIN0750 kHzA10ref(-)ref(+)CLOCKSTARTADD-B(24)EOCJPS(1/2,3/4)6PIO34PIO32PIO39-PIO36PIO39-PIO36目标芯片FPGA/CPLDPIO47-PIO44PIO43-PIO4010 kVR1数码7数码6数码5数码4数码3数码2

52、数码1数码8译码器译码器实验电路结构图NO.5A第5章 EDA实验开发系统图5.16 实验电路构造图NO.5B实验电路结构图NO.5B扬声器接PC机523串行通信接口接口电路RS-232B4单片机接口电路键复位12MHzA12345678910VCC20AT89C2051GNDP35P34P33RSTP30P31X2X1P32VCCPIO31PIO30PIO29PIO28PIO27PIO26PIO24PIO25目标芯片FPGA/CPLD145PIO45J7PS/2接口3P17P16EU3P13P12P11P10P15P14P37191817161514131211PIO46PIO39-PIO3

53、6PIO39-PIO36PIO15PIO14PIO13PIO12PIO11PIO13PIO12PIO11PIO10PIO5PIO6PIO4PIO0PIO1PIO2PIO3PIO7PIO15D8D5D2D7D6D4D3D1译码器译码器译码器数码7数码6数码5数码4数码3数码2数码1数码8PIO14PIO9PIO8SPEAKER键2键1键8键7键6键5键4键3PIO47-PIO44PIO43-PIO40D9D10D15D14D12D11D13D16单脉冲单脉冲单脉冲第5章 EDA实验开发系统图5.17 实验电路构造图NO.5C实验电路结构图NO.5B扬声器接PC机523串行通信接口接口电路RS-2

54、32B4单片机接口电路键复位12MHzA12345678910VCC20AT89C2051GNDP35P34P33RSTP30P31X2X1P32VCCPIO31PIO30PIO29PIO28PIO27PIO26PIO24PIO25目标芯片FPGA/CPLD145PIO45J7PS/2接口3P17P16EU3P13P12P11P10P15P14P37191817161514131211PIO46PIO39-PIO36PIO39-PIO36PIO15PIO14PIO13PIO12PIO11PIO13PIO12PIO11PIO10PIO5PIO6PIO4PIO0PIO1PIO2PIO3PIO7PI

55、O15D8D5D2D7D6D4D3D1译码器译码器译码器数码7数码6数码5数码4数码3数码2数码1数码8PIO14PIO9PIO8SPEAKER键2键1键8键7键6键5键4键3PIO47-PIO44PIO43-PIO40D9D10D15D14D12D11D13D16单脉冲单脉冲单脉冲第5章 EDA实验开发系统图5.18 实验电路构造图NO.BFPGA/CPLD目标芯片PIO8PIO14PIO13PIO12PIO11PIO10PIO9PIO8实验电路结构图NO.B共阴共阴共阴共阴共阴共阴共阴共阴76543218PIO1PIO2PIO3PIO4PIO5PIO6PIO7第5章 EDA实验开发系统5.

56、3 GW48系统构造图信号名与芯片引脚对照表系统构造图信号名与芯片引脚对照表表表5.3 GW48系统构造图信号名与芯片引脚对照表系统构造图信号名与芯片引脚对照表ispLSI1032E PLCC-84 ispLSI1048E -PQFP-128 EPF10K10 -PLCC84 XCS05/XCS10 -PLCC84 EPM7128SPL84 EPM7160SPL84 结构图上 的信号名 引脚号 引脚 名称 引脚号 引脚 名称 引脚号 引脚 名称 引脚号 引脚 名称 引脚 号 引脚 名称 PIO0 26 I/O0 21 I/O0 5 I/O0 3 I/O0 4 I/O0 PIO1 27 I/O1

57、 22 I/O1 6 I/O1 4 I/O1 5 I/O1 PIO2 28 I/O2 23 I/O2 7 I/O2 5 I/O2 6 I/O2 PIO3 29 I/O3 24 I/O3 8 I/O3 6 I/O3 8 I/O3 PIO4 30 I/O4 25 I/O4 9 I/O4 7 I/O4 9 I/O4 PIO5 31 I/O5 26 I/O5 10 I/O5 8 I/O5 10 I/O5 PIO6 32 I/O6 27 I/O6 11 I/O6 9 I/O6 11 I/O6 PIO7 33 I/O7 28 I/O7 16 I/O7 10 I/O7 12 I/O7 PIO8 34 I/O

58、8 29 I/O8 17 I/O8 13 I/O8 15 I/O8 PIO9 35 I/O9 30 I/O9 18 I/O9 14 I/O9 16 I/O9 PIO10 36 I/O10 31 I/O10 19 I/O10 15 I/O10 17 I/O10 第5章 EDA实验开发系统表表5.3 GW48系统构造图信号名与芯片引脚对照表系统构造图信号名与芯片引脚对照表PIO11 37 I/O11 32 I/O11 21 I/O11 16 I/O11 18 I/O11 PIO12 38 I/O12 34 I/O12 22 I/O12 17 I/O12 20 I/O12 PIO13 39 I/O1

59、3 35 I/O13 23 I/O13 18 I/O13 21 I/O13 PIO14 40 I/O14 36 I/O14 24 I/O14 19 I/O14 22 I/O14 PIO15 41 I/O15 37 I/O15 25 I/O15 20 I/O15 24 I/O15 PIO16 45 I/O16 38 I/O16 27 I/O16 23 I/O16 25 I/O16 PIO17 46 I/O17 39 I/O17 28 I/O17 24 I/O17 27 I/O17 PIO18 47 I/O18 40 I/O18 29 I/O18 25 I/O18 28 I/O18 PIO19 4

60、8 I/O19 41 I/O19 30 I/O19 26 I/O19 29 I/O19 PIO20 49 I/O20 42 I/O20 35 I/O20 27 I/O20 30 I/O20 PIO21 50 I/O21 43 I/O21 36 I/O21 28 I/O21 31 I/O21 PIO22 51 I/O22 44 I/O22 37 I/O22 29 I/O22 33 I/O22 PIO23 52 I/O23 45 I/O23 38 I/O23 35 I/O23 34 I/O23 PIO24 53 I/O24 52 I/O24 39 I/O24 36 I/O24 35 I/O24 P