基于传输门的低功耗触发器2

1、1低功耗CMOS集成电路设计低功耗触发器 -基于低功耗触发器研究by 王伦耀 -浙江大学硕士论文2触发器及其低功耗必要性功耗分析低功耗触发器设计技术34触发器及其低功耗必要性在各种复杂的数字电路中不但需要对二值信号进行算术运算和逻辑运算，还经常需要将这些信号和运算结果保存起来。为此,需要使用具有记忆功能的基本逻辑单元。能够存储1位二值信号的基本单元电路通称位为触发器。触发器作为时序电路最基本的组成单元，是低功耗电路设计的一个重要方面。触发器：触发器： 5触发器：触发器： 根据划分标准触发器可分成不同的类别。根据实现一次状态转换方式的不同可以将触发器分成下面四种类型：主从型结构触发器；并列式结构

2、触发器；维持阻塞触发器；时钟竞争触发器。根据电路结构形式不同，可以分为：基本RS触发器，同步RS触发器，主从型触发器，维持阻塞触发器和边沿触发器等。触发器及其低功耗必要性6触发器：触发器： 根据划分标准触发器可分成不同的类别。根据控制方式的不同(即信号的输入方式以及触发器状态随输入信号变化的规律的不同)，触发器的逻辑功能在细节上又有所不同。因此触发器又可以根据逻辑功能分为RS触发器，JK触发器，T触发器，D触发器等几种类型。此外，根据存储数据的原理的不同，还把触发器分为静态触发器，动态触发器和介于二者之间的半静态触发器。触发器及其低功耗必要性7触发器：触发器：一、基本一、基本RS触发器触发器

3、用与非门组成的基本RS触发器电路结构:由门电路组成的，它与组合逻辑电路的根本区别在于，电路中有反馈线，即门电路的输入、输出端交叉耦合。&GG12RSQQRSQQGG12RSQQ11RSQQ用或非门组成的基本RS触发器触发器及其低功耗必要性8触发器：触发器：二、二、 同步同步RS触发器触发器给触发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。这种触发器称为同步触发器。同步RS触发器的电路结构如下：&CP3GG&GG12QQSRQQ1S1R C1CP触发器及其低功耗必要性9触发器：触发器：二、二、 同步同步RS触发器触发器&CP3GG&

4、amp;GG12QQSRCPSRQ有效翻转空翻由于在CP=1期间，G3、G4门都是开着的，都能接收R、S信号，所以，如果在CP=1期间R、S发生多次变化，则触发器的状态也可能发生多次翻转。在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。触发器及其低功耗必要性10触发器：触发器：三、主从三、主从RSRS触发器触发器 由两级同步RS触发器串联组成。G1G4组成从触发器，G5G8组成主触发器。CP 与CP互补，使两个触发器工作在两个不同的时区内。&3G4GG8GCP7&G&G6&5&19G主触发器从触发器&GG12QQQQRSQQ1S1R C1

5、CP触发器及其低功耗必要性11触发器：触发器：二、主从二、主从RSRS触发器触发器 &3G4GG8GCP7&G&G6&5&19G主触发器从触发器&GG12QQQQRS主从触发器的触发翻转分为两个节拍：（1）当CP1时，CP0，从触发器被封锁，保持原状态不变：主触发器工作，接收R和S端的输入信号。（2）当CP由1跃变到0时，即CP=0、CP1。主触发器被封锁，输入信号R、S不再影响主触发器的状态；从触发器工作，接收主触发器输出端的状态。 特点：（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。（2）CP一旦变为0后，主触发器被封锁，其

6、状态不再受R、S影响，因此不会有空翻现象。触发器及其低功耗必要性12触发器：触发器：三、主从三、主从RSRS触发器触发器 &3G4GG8GCP7&G&G6&5&19G主触发器从触发器&GG12QQQQRS主从触发器的触发翻转分为两个节拍：（1）当CP1时，CP0，从触发器被封锁，保持原状态不变：主触发器工作，接收R和S端的输入信号。（2）当CP由1跃变到0时，即CP=0、CP1。主触发器被封锁，输入信号R、S不再影响主触发器的状态；从触发器工作，接收主触发器输出端的状态。 特点：（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。（2

7、）CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响，因此不会有空翻现象。触发器及其低功耗必要性13触发器：触发器：四、主从四、主从JKJK触发器触发器 主从RS触发器的缺点：使用时有约束条件RS=0。 为此，将触发器的两个互补的输出端信号通过两根反馈线分别引到输入端的G7、G8门，这样，就构成了JK触发器。Q&G12GQ&G&7G8CP5&4&16GGGQGG3Q9JKCPQ1J1KQC1触发器及其低功耗必要性14触发器：触发器：四、主从四、主从T T触发器触发器 如果将JK触发器的J和K相连作为T输入端就构成了T触发器。CPQ1J1KQC1T触

8、发器及其低功耗必要性15触发器：触发器：五、维持五、维持阻塞边沿阻塞边沿D D触发器触发器解决空翻和一次变化问题。D触发器只有一个触发输入端D，因此，逻辑关系非常简单。D触发器的特性方程为：Qn+1=D为了克服空翻，并具有边沿触发器的特性，在原电路的基础上引入三根反馈线L1、L2、L3。CP&5G6G3GG43456&GG12QQDQQQQL1L23L触发器及其低功耗必要性为什么低功耗触发器？为什么低功耗触发器？ 数字逻辑电路分类：组合逻辑和时序逻辑； 数字信号的存储有两种实现方式： 一是采用正反馈的方式或信号重构实现（静态）在这种情况下，将一个或多个输出内部输出信号反馈到输入

9、端,通过正反馈得到一个稳定的输出,实现数字信号的存储。两个首尾环接的反相器便是这种存储方式的一个典型电路。16触发器及其低功耗必要性为什么低功耗触发器？为什么低功耗触发器？ 数字信号的存储有两种实现方式： 二是采用电荷储存方式实现（动态），这种存储方式在MOS电路设计中非常的普遍,但它需要不断的刷新,以防止因为电荷的流失导致存储信号值的改变。因此我们经常将这种存储方式称为动态的。相对于第二种方式,而第一种存储方式是不用刷新的,因此我们称这种方式是静态的。17触发器及其低功耗必要性18在低功耗大规模集成电路设计中,其中很有意义的一块是如何降低与时钟相关的这部分电路的功耗,因为有资料表明,这一块电

10、路的功耗占整个芯片功耗的20%一50%之多1。进一步细分这部分和时钟相关的电路的功耗,大致可以分成以下3部分2：1、时钟网络消耗的功耗；2、时钟网络中缓冲器的功耗；3、与时钟网络相连的触发器的功耗。1 BradleyJ.Bensehneideretal., A300-MHz 64-b Quad Issue CMOS RISC MieroProeessor, IEEEJ.Solid-State Circuits,1995,30(6):1203一1211.2 WaiChung,Timothy Loand Manojsaehdev,A Comparative Analysis of Low-Powe

11、r Low-Voltage Dual-Edge-Triggered Flip一FlopS, IEEETransOnVery large Scale Integration(VLSI)System,2002,10(6):917一920.为什么低功耗触发器？为什么低功耗触发器？ 触发器及其低功耗必要性19低功耗触发器近年来的研究表明,在数字系统中时钟系统消耗的功率占了系统功耗的比例为20%-50%。而触发器消耗的功耗约占总的时钟系统功耗的90%3。由于时钟主要作用于触发器,因此,对触发器的功耗分析及低功耗设计就变得十分重要。3Sakurai,T.Kuroda.Low Power circuit d

12、esign for multimedia CMOSVLSI5.Proc.SynthesisSys.Integration Mixed Technol.(SASIMI),1996,PP:3一10.为什么低功耗触发器？为什么低功耗触发器？ 20为什么低功耗触发器？为什么低功耗触发器？ 时钟网络总的功耗的表达式:2()clkddclkclkffclkdataffdataPVfccfcVdd 为电源电压；fclk 为时钟频率；fdata 为平均数据变换率；cclk 整个时钟网络的寄生电容；cffclk 触发器而言时钟输入端的电容；cffdata 触发器而言数据通路的电容。触发器及其低功耗必要性21低功

13、耗触发器为什么低功耗触发器？为什么低功耗触发器？ 对上页等式右边的任何一项的减少，都将降低整个时钟网络的功耗。对触发器而言，降低时钟网络功耗可以做下列工作：1、减少时钟信号的摆幅，或者减小Vdd值。2、在传送等量的数据情况下，将时钟频率降下来(减少fclk)。这点很自然地会利用双边沿触发器。3、通过简化电路结构,减少芯片面积，从而达到减少整个电路的节点电容，降低功耗的目的。4、除了降低动态功耗，也有一些方法是建立在减少短路功耗的基础上的。触发器及其低功耗必要性功耗分析功耗分析低功耗触发器设计技术2223触发器功耗分析触发器功耗触发器功耗CMOS电路的主要功耗为动态功耗，且它的大部分起因于电路对

14、节点电容的充放电4。对某一节点电容Ci的每一次充电(或放电)将会导致:0.5(VDD)2能量的损耗。于是电路中某一节点i在全部工作时间中的平均功耗可以表示为:其中Esw:为开关活动性，它表示在每个时钟周期1/fclk中的节点i信号的平均跳变数。4MPEDRAM. Power minimization in IC Design: Principles and applications.ACM Transactions on Design Autolnation,19961(1):3一56.21( )2iiDDclkswPCVfEi24触发器功耗分析在CMOS电路中主从型D触发器是主要采用的触发器

15、类型。如不计置位和复位信号，D触发器的输入信号相对简单，主要是时钟信号clk及激励输入信号D。此外，D触发器结构也比较简单，易于功耗分析和估算；还有，在目前许多低功耗触发器研究中，都以D触发器为基础进行的。以此提出的新的低功耗触发器很多也是D触发器。因此对D触发器进行功耗分析具有很好的代表性。触发器功耗触发器功耗25触发器功耗分析在对D触发器的功耗估计方面，由于时钟信号对触发器的作用是固定的，因此只要触发器的结构确定，则与时钟信号有关的功耗易于计算与估计，且对每个触发器均一样。因此与触发器的激励输入D有关的功耗则完全取决于D的跳变情况。着重研究触发器功耗中与激励输入D有关的动态功耗分析，以使能

16、估计触发器电路的存储结构所消耗的功耗量，它与时钟信号所致的动态功耗分析一起构成了对触发器的动态功耗的完整分析。通过对触发器的功耗分析，将有助于对触发器能量消耗过程的了解，从而有助于针对性地提出的低功耗触发器的设计。触发器功耗触发器功耗26触发器功耗分析主从主从D触发器功耗分析触发器功耗分析图中主锁存器由反相器I1和I2构成，它在clk=0时接受D输入，而在clk=1时处于存储状态。从锁存器由I3和I4构成，它在clk=1时接受主锁存器的输入，而在clk=0时处于存储状态，因此该主从型D触发器是时钟上升沿时改变输出，即上升沿触发的。27触发器功耗分析TG1TG2TG3TG41G2G3G4GCPC

17、PCPCPCPCPCPCP主触发器从触发器1111DQQQQ主从主从D触发器功耗分析触发器功耗分析28触发器功耗分析主从主从D触发器功耗分析触发器功耗分析主从型D触发器内部各节点的信号跃迁情况29触发器功耗分析主从主从D触发器功耗分析触发器功耗分析上边的公式中，一当Esw确定，动态功耗便取决于负载电容。先来分析负载为一个反相器的情况对上级信号源所对应的负载电容。文献5给出了一个反相器的电容分析。5J.M.RABAEY.Digital integrated circuits:a design Perspective.21( )2iiDDclkswPCVfEi30触发器功耗分析主从主从D触发器功耗

18、分析触发器功耗分析Cgd1,2分别指MOS晶体管MI和M2的栅-漏之间存在的寄生覆盖电容;Cdb1 和Cdb2:分别为MOS晶体管Ml和M2的漏区和衬底之间寄生pn结电容;Cw :为连线电容;Cg3和Cg4 :为下一级负载(M3,M4)栅极的等效电容;Cgd1,2 :是指考虑更下一级负载引起的一个等效电容。31触发器功耗分析主从主从D触发器触发器1.2u工艺下MOS晶体管的模型参数：32触发器功耗分析主从主从D触发器功耗分析触发器功耗分析CL的组成及计算值33触发器功耗分析主从主从D触发器功耗分析触发器功耗分析D触发器中各个节点的负载情况可以分为下列几种:负载为一个反相器，如在传输门T3关闭情

19、况下的I1的负载；负载为2个反相器，如I3的负载；负载为3个反相器，如在传输门T3导通情况下的I1的负载。还有通过传输门对下一级负载进行充放电这种情况，如I2。34触发器功耗分析主从主从D触发器功耗分析触发器功耗分析1、负载为1个反相器。2、负载为2个或3个反相器。11212431,237.6gdgddbdbggWgdCCCCCCCCCfF21212431,231212431,22 ()59.83 ()82.0gdgddbdbggWgdgdgddbdbggWgdCCCCCCCCCfFCCCCCCCCCfF 35触发器功耗分析主从主从D触发器功耗分析触发器功耗分析在以上的讨论中我们把传输门T3的

20、关闭与开启均当作理想情况处理，事实上并非如此,由于传输门存在沟道电阻和寄生电容,它并不是一个理想的开关。MOS传输门的等效电路图RT为10K；CT为9.2fF。36触发器功耗分析主从主从D触发器功耗分析触发器功耗分析D触发器内部各节点输出端负载电容理论估算值。37触发器功耗分析主从主从D触发器功耗分析触发器功耗分析为了验证以上对D触发器内部负载电容理论估算值，作者利用Pspice模拟对采用1.2u工艺的CMOS D触发器测试能耗。实测D触发器内部负载电容所致的动态功耗如下图曲线(b)所示,而由上页表所列的负载电容值计算所的动态功耗如下图中的曲线(a)所示。发现二曲线吻合良好。在该时段中实测动态

21、功耗为17450fj,而由负载电容估算值为17955fj,误差仅为2.9%。主从型D触发器的动态功耗曲线a，理论结果；b，pspice模拟结果38触发器功耗分析主从主从D触发器功耗分析触发器功耗分析D输入的每次跳变导致该D触发器中的动态能耗增量: E=2992.5fj。于是,只要获得相应激励输入的开关活动性,可对该触发器与激励输入跳变有关的功耗进行分析估算。应该指出,触发器的存在还将增加时钟信号源的功耗,然而,这部份功耗与D输入的跳变情况无关。在不使用门控时钟技术的情况下,由于时钟信号在每一时钟周期中施加于触发器的各传输门,因此主从型D触发器的动态功耗分析与之相应的功耗为定值而容易计算。触发器

22、及其低功耗必要性功耗分析低功耗触发器设计技术低功耗触发器设计技术3940低功耗触发器设计技术低功耗触发器的可能办法低功耗触发器的可能办法减少VDD；另外一个降低时钟网路功耗的设计就是降低时钟信号频率。双边沿触发器；也说明可以通过减小时钟端和数据端的负载电容也能达到低功耗设计的目的。简化触发器的结构,减少与时钟端和数据端相连接的晶体管的数目。2()clkddclkclkffclkdataffdataPVfccfc41低功耗触发器设计技术1.抑制主从抑制主从D触发器的短路功耗触发器的短路功耗触发器中的功耗由二部分组成,一部分是与时钟信号有关的，其中除了时钟缓冲反相器外,还有四个传输门,它们可视为时

23、钟信号的负载。在忽略短路功耗的情况下动态功耗Pclk主要由电容的充放电功耗所组成。212clkLVDDclkswPC VfE42低功耗触发器设计技术1.抑制主从抑制主从D触发器的短路功耗触发器的短路功耗触发器的另一部分的功耗与激励输入信号有关。在激励输入没有毛刺的情况下,主从型D触发器内部各节点的跃迁情况与输入激励信号是一致的。在内部节点的节点电容确定的情况下,这部分的动态功耗取决于激励输入信号的开关活动性Esw或跃迁几率)。43低功耗触发器设计技术1.抑制主从抑制主从D触发器的短路功耗触发器的短路功耗在分析中发现该触发器中的四个传输门受控于同一个时钟。由于传输门间存在开启和关断的时间差异,这

24、导致原本应被传输门隔离开来的节点之间存在短暂的同时导通时间而形成短路电流,由此就增加了触发器的短路功耗。44低功耗触发器设计技术1.抑制主从抑制主从D触发器的短路功耗触发器的短路功耗除此以外,另外一部分功耗是由于控制触发器的时钟信号存在交迭现象,导致触发器在状态转换过程中产生瞬时短路功耗。I1输出，经T3，到节点5I4输出，经T4，到节点5在条件T3与T4存在瞬间的同时开启；在同时开启的瞬间,节点3,7的电平刚好相异，从而形成I1与14的输出短路现象。45低功耗触发器设计技术1.抑制主从抑制主从D触发器的短路功耗触发器的短路功耗图中的clk比clk非滞后一个反相器的延迟时间，因此T3,T4就不

25、会像理想那样一直处于开关状态完全相反的情况,而可能可能出现同时截止或低功耗触发器研究同时导通的现象,即存在时钟信号交迭(overlapping)现象。在瞬间1时,T3与T4中的nMOS管均处于导通状态,而在瞬间2时,T3与T4中的pMOS管均处于导通状态,换言之,在瞬间1,2传输门T3和T4都处于未关断状态。有可能产生短路功耗。46低功耗触发器设计技术1.抑制主从抑制主从D触发器的短路功耗触发器的短路功耗造成时钟信号交迭现象,除了时钟信号经过反相器延迟外,另外一个原因和时钟网络负载不均匀以及网络的RC延迟有关。因此消除这种因为时钟信号交迭而引起的功耗的一个办法就是采用2个完全没有交迭的时钟信号

26、,并用这个2个无交迭时钟信号来控制触发器工作,如下图所示。非交迭的时钟信号受非交迭时钟信号控制的土从型D触发器47低功耗触发器设计技术1.抑制主从抑制主从D触发器的短路功耗触发器的短路功耗但在实际电路中,时钟信号源一般只有一个,因此要产生上一页所示的2个完全分开的时钟信号来控制触发器是有难度的。所以在一个时钟源情况下消除这部分的功耗一个简单的办法就是采用下图所示的由二个有一定相位差的时钟clk和clk来分别控制传输门T3和T4的关断及导通。从而使传输门T3和T4在打开和关断时间有一个错开。48低功耗触发器设计技术1.抑制主从抑制主从D触发器的短路功耗触发器的短路功耗被引入的时钟clk要滞后于原

27、来的时钟clk。在瞬间2,3,传输门T3处于断开状态,因此此时不管传输门T4处于何种状态不可能出现上述的短路情况；同样在瞬间4传输门T4处于断开状态,因此不管此时传输门T3处于何种状态也不可能出现上述短路功耗。49低功耗触发器设计技术1.抑制主从抑制主从D触发器的短路功耗触发器的短路功耗改进前后流过T3,T4的电流大小的比较.Ib表示改进前；Ia表示改进后。50低功耗触发器设计技术2.基于电路简化的低功耗基于电路简化的低功耗D触发器设计触发器设计由于电路的动态功耗和电路的节点电容的大小成正比，因此可以通过减少或简化触发器的结构，使触发器内部的节点电容减小，实现减少功耗的目的。其中有采用单锁存器

28、的触发器结构实现一次操作型触发器。由于它比传统使用的主从触发器节省了一半锁存器，因此达到了可观的功耗节省。即当时钟信号的触发沿来临时，输入端信号可能会出现多次的跃迁，而输出最多只能发生一次变化，即一次操作。51主从主从D触发器触发器 低功耗触发器设计技术2.基于电路简化的低功耗基于电路简化的低功耗D触发器设计触发器设计TG1TG2TG3TG41G2G3G4GCPCPCPCPCPCPCPCP主触发器从触发器1111DQQQQ52低功耗触发器设计技术2.基于电路简化的低功耗基于电路简化的低功耗D触发器设计触发器设计-参考一种单锁存器一种单锁存器CMOS 静态静态D 触发器的设计触发器的设计一种单锁

29、存器型D 触发器结构MN 5、M P5 至至MN 8、M P8 组成了常规的组成了常规的8 管锁存管锁存器。器。其余管子皆属于时钟模块。其余管子皆属于时钟模块。53低功耗触发器设计技术2.基于电路简化的低功耗基于电路简化的低功耗D触发器设计触发器设计工作原理：工作原理：其中MP1、MN1 构成反相器, 使时钟信号CLK 延迟并反相为NCLK; MN2、MN3、MP2、MP3 构成与非门, CLK上跳时, 因反相器的延迟, 一短暂时间内与非门的两个输入端同时为1, 故NPHI为0；其他时间与非门两个输入端总是至少有一个为0, 故NPHI=1。PHI是NPHI的补信号, 与NPHI共同控制锁存器,

30、 仅在NPHI=0、PHI=1、即CLK上升处出现NPHI负窄脉冲时使锁存器导通。54低功耗触发器设计技术2.基于电路简化的低功耗基于电路简化的低功耗D触发器设计触发器设计其基本原理是在CLK上升沿处, 利用一特殊的时钟模块产生一狭窄的控制脉冲, 使锁存器短暂导通, 从而实现边沿触发寄存数据的功能。55低功耗触发器设计技术2.基于电路简化的低功耗基于电路简化的低功耗D触发器设计触发器设计56低功耗触发器设计技术2.基于电路简化的低功耗基于电路简化的低功耗D触发器设计触发器设计为提高集成度, 可将数个单锁存器型D触发器编成一组， 共同用一时钟模块。在这种场合，单锁存器型D触发器相对主从型D触发器就可以节省更多的管子了，参见下表的对比：57低功耗触发器设计技术总结总结：该结构主要是由有效时钟沿产生一狭