第四章主存储器学习教案

1、会计学1第四章主存储器第四章主存储器第一页，共89页。2不参加不参加(cnji)(cnji)运行的程序和数运行的程序和数据，以及永久存储信息。辅助存据，以及永久存储信息。辅助存储器的容量很大，但存取速度慢，储器的容量很大，但存取速度慢，并且不能为并且不能为CPUCPU直接访问，必须直接访问，必须先将其中信息调入主存后，才能先将其中信息调入主存后，才能为为CPUCPU所访问。所访问。第1页/共89页第二页，共89页。3CPUCACHE主存（内存主存（内存(ni cn)）辅存（外存）辅存（外存）的层次分布在各的层次分布在各种存储器中。种存储器中。第2页/共89页第三页，共89页。4nCache工作

2、原理工作原理程序访问程序访问的局部性的局部性n在较短时间内由程序产生的地在较短时间内由程序产生的地址往往集中在存储器逻辑地址址往往集中在存储器逻辑地址空间的很小范围内。（指令分空间的很小范围内。（指令分布的连续性和循环程序及子程布的连续性和循环程序及子程序的多次执行）序的多次执行）n数据分布不如指令明显，但对数据分布不如指令明显，但对数组的访问及工作单元的选择数组的访问及工作单元的选择可使存储地址相对集中。可使存储地址相对集中。第3页/共89页第四页，共89页。5n暂时不用的程序暂时不用的程序(chngx)和数和数据存放在辅存据存放在辅存n辅存只与主存进行数据交换辅存只与主存进行数据交换第4页

3、/共89页第五页，共89页。6第5页/共89页第六页，共89页。74.1 4.1 主存储器处于主存储器处于(chy)(chy)全机中心地位全机中心地位(1)(1)正在正在(zhngzi)(zhngzi)运行的程序和数据存放于存储器中。运行的程序和数据存放于存储器中。CPUCPU直接从存储器取指令或存取数据。直接从存储器取指令或存取数据。(2).(2).采用采用DMADMA技术或输入输出通道技术，在存储器和输技术或输入输出通道技术，在存储器和输入输出系统之间直接传输数据。入输出系统之间直接传输数据。 (3).(3).多处理机系统采用共享存储器来存取和交换数据。多处理机系统采用共享存储器来存取和交

4、换数据。 第6页/共89页第七页，共89页。84.24.2、 主存储器分类主存储器分类(fn li)(fn li)（1 1）随机）随机(su j)(su j)存储器存储器RAMRAM（random access memoryrandom access memory） （易失性存储器）（易失性存储器） （2 2）只读存储器）只读存储器ROMROM（read-only memoryread-only memory） （非易失性存储器）（非易失性存储器） （3 3）可编程序只读存储器）可编程序只读存储器PROMPROM（programmable ROMprogrammable ROM）: :一次写入

5、，不能一次写入，不能修改。（非易失性存储器）修改。（非易失性存储器）（4 4）可擦除可编程序只读存储器）可擦除可编程序只读存储器EPROMEPROM（erasable PROMerasable PROM）：可用紫外线）：可用紫外线擦除，擦除后可再次写入。擦除，擦除后可再次写入。 （非易失性存储器）（非易失性存储器）（5 5）可用电擦除的可编程序只读存储器）可用电擦除的可编程序只读存储器E2PROME2PROM（electrically electrically EPROMEPROM）：可用电改写。）：可用电改写。 （非易失性存储器）（非易失性存储器） 第7页/共89页第八页，共89页。94.3

6、 主存储器的主要主存储器的主要(zhyo)技术指标技术指标 主存储器的主要性能指标:主存容量、存储器存取时间和存储周期时间。 （1）存储容量 按字节或按字寻址，容量为多少字节，单位：KB（210），MB（220），GB（230）；地址线数决定最大直接寻址空间大小（n位地址：2n）。 （2）存取时间（存储器访问时间）(或读/写时间)（memory access time）指启动一次存储器操作(cozu)到完成该操作(cozu)所经历的时间。*读出时间：指从CPU向MEM发出有效地址和读命令开始，直到将被选单元的内容读出为止所用的时间。*写入时间：指从CPU向MEM发出有效地址和写命令开始，直到信

7、息写入被选中单元为止所用的时间。 第8页/共89页第九页，共89页。10（3 3） 存储周期时间（又称读存储周期时间（又称读/ /写周期，或访问周期）写周期，或访问周期）CPUCPU连续启动两次独立的存储器操作连续启动两次独立的存储器操作(cozu)(cozu)所需间隔的最小所需间隔的最小时间。（目前一般存储器可达几纳秒（时间。（目前一般存储器可达几纳秒（nsns）第9页/共89页第十页，共89页。114.4 主存储器的基本操作主存储器的基本操作主存储器用来暂时存储CPU正在使用的指令和数据，它和CPU的关系最为密切。主存储器和CPU的连接(linji)是由总线支持的，连接(linji)形式如

8、图41所示。第10页/共89页第十一页，共89页。12问题：问题：1.如何完成如何完成(wn chng)存储器的读操作？存储器的读操作？2.如何完成如何完成(wn chng)存储器的写操作？存储器的写操作？CPUCPU与主存之间采与主存之间采取异步工作方式，取异步工作方式，以以readyready信号表示一信号表示一次访存操作次访存操作(cozu)(cozu)的结束。的结束。2K字字n位位第11页/共89页第十二页，共89页。13写（存）操作写（存）操作 ：将要写入的信息：将要写入的信息(xnx)(xnx)存入存入CPUCPU所指定的存储单元中。所指定的存储单元中。（1 1）地址）地址-AR-

9、ABAR-ABCPUCPU将地址信号送至地址总线将地址信号送至地址总线（2 2）数据）数据-DR-DB CPUDR-DB CPU将要写入的数据送到数据总线将要写入的数据送到数据总线（3 3）Write CPUWrite CPU发写信号发写信号（4 4）Wait for MFC Wait for MFC 等待存储器工作完成信号等待存储器工作完成信号(ready)第12页/共89页第十三页，共89页。14存储体存储体地地址址译译码码驱驱动动I/OI/O和和读读写写电电路路地地址址线线数数据据线线读读/写控制写控制线线存储体是存储器的核心存储体是存储器的核心(hxn)，是存储，是存储单元的集合体，而

10、存储单元又是由若干个记单元的集合体，而存储单元又是由若干个记忆单元组成的。忆单元组成的。地址译码驱动电路包含译码器和驱地址译码驱动电路包含译码器和驱动器两部分组成。译码器将地址总线输动器两部分组成。译码器将地址总线输入的地址码转换成与之对应的译码输出入的地址码转换成与之对应的译码输出(shch)线上的有效电平，以表示选中线上的有效电平，以表示选中了某一存储单元，然后由驱动器提供驱了某一存储单元，然后由驱动器提供驱动电流去驱动相应的读动电流去驱动相应的读/写电路，完成写电路，完成对被选中存储单元的读对被选中存储单元的读/写操作。写操作。I/OI/O和读和读/ /写电路包括读出放大器、写入电路和读

11、写电路包括读出放大器、写入电路和读/ /写控制电路，用以完成被选中存写控制电路，用以完成被选中存储单元中各位的读出和写入操作。储单元中各位的读出和写入操作。存储器的读存储器的读/ /写操作是在控制器的控制下进行的。半导体存储芯片中的控制电写操作是在控制器的控制下进行的。半导体存储芯片中的控制电路，必须在接收到来自控制器的路，必须在接收到来自控制器的读读/ /写命令写命令或或写允许信号写允许信号后，才能实现正确的读后，才能实现正确的读/ /写操作。写操作。第13页/共89页第十四页，共89页。154.5 4.5 读读/ /写存储器写存储器( (随机随机(su j)(su j)存储存储(RAM)(

12、RAM)工艺工艺双极型双极型MOSMOS型TTLTTL型型ECLECL型型速度很快、功耗大、容量小速度很快、功耗大、容量小电路结构电路结构PMOSPMOSNMOSNMOS功耗小、容量大功耗小、容量大（静态（静态MOSMOS除外）除外）工作方式工作方式静态静态MOSMOS动态动态MOSMOSECL:ECL:发射集耦合逻辑电路的简称发射集耦合逻辑电路的简称CMOS第14页/共89页第十五页，共89页。16存储存储(cn ch)信息信息原理原理动态存储器动态存储器DRAMDRAM（动态（动态MOSMOS型）：依靠电容存储电荷型）：依靠电容存储电荷(dinh)(dinh)的原理存储信息。功耗较小的原理

13、存储信息。功耗较小, ,容量大容量大, ,速度较速度较快快, ,作主存。作主存。静态存储器静态存储器SRAMSRAM（双极型、静态（双极型、静态MOSMOS型）型） 依靠双稳态电路内部交叉反馈的机制存储信依靠双稳态电路内部交叉反馈的机制存储信息息(xnx)(xnx)。 功耗较大功耗较大, ,速度快速度快, ,作作CacheCache。SRAMSRAM：利用双稳态触发器来保存信息，只要不断电，信息利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的，因为其不需要进行动态刷新，故称为是不会丢失的，因为其不需要进行动态刷新，故称为“静态静态”存储器。存储器。DRAMDRAM：利用利用MOSMOS

14、电容存储电荷来保存信息，使用时需要电容存储电荷来保存信息，使用时需要给电容充电才能使信息保持，即要定期刷新。给电容充电才能使信息保持，即要定期刷新。第15页/共89页第十六页，共89页。171、六管静态基本存储电路（P117图4.2）(1)为什么说六管静态基本存储电路是利用(lyng)双稳态触发器来保存信息？(2)如何写“0”？如何写“1”？(3)T5、T6管的作用是什么？第16页/共89页第十七页，共89页。18T1T6:T1T6:构成一个构成一个(y )(y )记忆单元的记忆单元的主体，能存储一位二进制信息。主体，能存储一位二进制信息。其中：其中：T1T1T4T4构成基本构成基本RS F/

15、FRS F/F用用来存储一位二进制信息来存储一位二进制信息. .T5T5、T6T6：构成读写控制门，用来传：构成读写控制门，用来传送读写信号。送读写信号。电路中有一条字线：用来选择这个电路中有一条字线：用来选择这个记忆单元。记忆单元。有两条位线：用来传送读写信号。有两条位线：用来传送读写信号。A A1 1，B B0 0：T1T1止，止，T2T2通，记忆单元存储通，记忆单元存储“0”“0”A A0 0，B B1 1：T1T1通，通，T2T2止，记忆单元存储止，记忆单元存储“1”“1”字线字线“0”“0”，记忆单元未被选中，记忆单元未被选中，T5T5、T6T6止，止，F/FF/F与位线断开，原存信

16、息与位线断开，原存信息不会丢失不会丢失(dis)(dis)，称保持状态。，称保持状态。字线字线“1”“1”，记忆单元被选中，记忆单元被选中，T5T5、T6T6通，可进行读、写操作。通，可进行读、写操作。第17页/共89页第十八页，共89页。19字线字线“1”“1”，记忆单元，记忆单元(dnyun)(dnyun)被选中，被选中，T5T5、T6T6通，可进行读、写操作。通，可进行读、写操作。第18页/共89页第十九页，共89页。20第19页/共89页第二十页，共89页。212. 16X12. 16X1位静态位静态(jngti)(jngti)存储器结构图存储器结构图第20页/共89页第二十一页，共8

17、9页。22T1T6:存储单元(cn ch dn yun)（1bit）16个存储单元(cn ch dn yun)排列成4*4矩阵的形式，每个存储单元(cn ch dn yun)被连接到不同字线、位线的交叉处，并加上读/写控制电路，用地址编译器提供字线、位线选择信号。要访问16个存储单元(cn ch dn yun)，需要4位地址A0A3,A0A1:行地址，经X译码器产生4个译码信号来选择4行。A2A3:列地址，经Y译码器产生4个译码信号来选择4列。这样用4位地址A0A3可选中行、列交叉处的存储单元(cn ch dn yun)。为了用Y译码信号选择一列，在每个存储单元(cn ch dn yun)处加

18、两个MOS管T7、T8。用于选择把指定列的全部存储单元(cn ch dn yun)的T5、T6管与该列的位线1、位线2连接，而其他各列的全部存储单元(cn ch dn yun)都与对应列的位线1、位线2断开。第21页/共89页第二十二页，共89页。23当一个存储单元被选中，它的字线使该存储单元的T5、T6管导通。列线把该存储单元的T7、T8管导通。若，执行写操作，写入数据(shj)DIN，经T5、T6、T7、T8，写入F/F。若，执行读操作，F/F的状态经T5、T6、T7、T8和位线1、位线2，送入读出放大器，得到读出数据(shj)信号Dout.0WE1WE第22页/共89页第二十三页，共89

19、页。241K1K* *1 1位位1k=210,1k=210,需要需要(xyo)10(xyo)10根地址线。根地址线。A0A4:XA0A4:X地址译码器地址译码器A5A9:YA5A9:Y地址译码器地址译码器组成组成3232* *3232的存储矩阵的存储矩阵控制端：控制端： ：未选，：允许读，：允许写，：允许写片选xCSWE1CS1WE0CS0WE0CSWE:第23页/共89页第二十四页，共89页。25 tRC tAA DD tCO tOTDCS tOHA tCXDout(a) 读 周 期CPUCPU通过通过ABAB把要读取的存储单元地址传送到相应的芯片读取地址引脚把要读取的存储单元地址传送到相应

20、的芯片读取地址引脚激活片选信号激活片选信号CSCS(CS(CS0 0），并发出读取命令以（），并发出读取命令以（WEWE1 1），经过一段时），经过一段时间，从芯片数据端输出有效数据。间，从芯片数据端输出有效数据。读出数据经读出数据经DBDB送至目的地后，片选和读命令撤消。读周期结束。送至目的地后，片选和读命令撤消。读周期结束。读周期读周期(zhuq)(zhuq)第24页/共89页第二十五页，共89页。26第25页/共89页第二十六页，共89页。27第26页/共89页第二十七页，共89页。28CPU通过AB确定要写入信息的位置，并把要写入的数据传输到DB。激活片选信号CS（CS=0），并发出写

21、取命令（WE0），将已传输过来的数据写入相应的地址单元(dnyun)。片选和写命令撤消。写周期结束。写周期写周期(zhuq)第27页/共89页第二十八页，共89页。29第28页/共89页第二十九页，共89页。30二、二、DRAMDRAM1 1、三管动态、三管动态(dngti)(dngti)存储单元存储单元什么状态什么状态(zhungti)(zhungti)表示存入表示存入“0”“0”？什么状态？什么状态(zhungti)(zhungti)表表示存入示存入“1”“1”？如何写如何写“0”“0”？如何写？如何写“1”“1”？“1”“1”信号写入后是否能长时间保信号写入后是否能长时间保持？持？如何读

22、出如何读出“0”“0”、“1”“1”信号？信号？定义定义: “0”C: “0”C上有足够的电荷上有足够的电荷(dinh)(dinh)，T2T2导通。导通。 “1”-C“1”-C上无电荷上无电荷(dinh)(dinh)或电荷或电荷(dinh)(dinh)很少，不能使很少，不能使T2T2导导通。通。读出读出: :读出数据线预充电至读出数据线预充电至“1”“1”，读出选择线，读出选择线“1”“1”，T3T3导通。导通。若若C C上充有电荷上充有电荷(dinh)(dinh)，T2T2导通，读出数据线经导通，读出数据线经T2T2、T3T3接地，接地，读出电压为读出电压为“0”“0”。若。若C C上无电荷

23、上无电荷(dinh)(dinh)，T2T2截止，读出数据为截止，读出数据为“1”“1”。写入写入: :在写入选择线上加在写入选择线上加“1”“1”，在写入数据线上加写入信号，在写入数据线上加写入信号 ，T1T1导通导通。C C随写入信号而充电或放电（随写入信号而充电或放电（“0”“0”放电，放电，“1”“1”充电）。若充电）。若T1T1截止截止，C C的电压保持不变。的电压保持不变。特点：三管单特点：三管单元布线较复杂，元布线较复杂，所用元件较多，所用元件较多，但电路稳定。但电路稳定。第29页/共89页第三十页，共89页。312 2、单管动态、单管动态(dngti)(dngti)存储单元存储单

24、元(1)(1)读数据读数据 数据线预充电至数据线预充电至“1”“1”，字线来字线来“1”“1”，T T导通导通. . 1) 1)原有原有“1”“1”CSCS上充有上充有电荷电荷T T管在位管在位(ziwi)(ziwi)线上产线上产生读电流生读电流完成读完成读“1”“1”操作。操作。 2 2）原存）原存“0”“0”CSCS无电无电荷荷T T管在位管在位(ziwi)(ziwi)线上不产线上不产生读电流生读电流完成读完成读“0”“0”操作。操作。 读完成后，读完成后，CSCS上的电荷上的电荷被泄放完，因此是破坏性读出，被泄放完，因此是破坏性读出，必须采用重写再生措施。必须采用重写再生措施。 Cs不能

25、做得太大，一般比位线上寄生电容Cd还要小，读出时，T导通，电荷在Cs与Cd间分配，会使读出电流信息减少。用单管作为存储器，读出放大器的灵敏度应具有较高的灵敏度，因为信息保持保存在很小的Cs上，也只能(zh nn)保持2ms,必须定时刷新。第30页/共89页第三十一页，共89页。32（2 2）写数据）写数据 字线来字线来“1”“1”，T T导通，电路被选中。导通，电路被选中。1 1）若数据线为）若数据线为“0”“0”且且CSCS上无电荷上无电荷准备写准备写“1”“1”则则VDDVDD要对要对CsCs充电充电(chng din)(chng din)，CsCs上存储一定电荷上存储一定电荷“1”“1”

26、已写入。已写入。2 2）若数据线为）若数据线为“1”“1”且且CSCS存有电荷存有电荷准备写准备写“0”“0”则则CsCs通过通过T T放电放电使使CsCs上无电荷上无电荷“0”“0”写入写入 3 3）如果写入的数据与）如果写入的数据与CsCs中原存储信息相同，则中原存储信息相同，则CsCs中原中原存储有无电荷的情形不会发生变化。存储有无电荷的情形不会发生变化。优点：线路简单，单元占用优点：线路简单，单元占用(zhn yn)面积小，速度快。面积小，速度快。缺点：读出是破坏性的，要重写，另外要有较高灵敏度的缺点：读出是破坏性的，要重写，另外要有较高灵敏度的放大器。放大器。第31页/共89页第三十

27、二页，共89页。3316K16K个基本存储个基本存储(cn ch)(cn ch)电路如何排列？电路如何排列？A0A0A6A6引脚的功能是什么？引脚的功能是什么？3 3、DRAMDRAM存存储器框图储器框图(kungt)(kungt)RASRAS、CASCAS、WEWE信信号的作用号的作用及时序如及时序如何何？第32页/共89页第三十三页，共89页。344.再生(zishng) DRAM是通过把电荷充积到MOS管的栅极电容或专门的MOS电容中去来实现信息存储的。但是由于电容漏电阻的存在，随着时间的增加，其电荷会逐渐(zhjin)漏掉，从而使存储的信息丢失。为了保证存储信息不遭破坏，必须在电荷漏掉

28、以前就进行充电，以恢复原来的电荷。把这一充电过程称为再生，或称为刷新。对于DRAM，再生一般应在小于或等于2ms的时间内进行一次。SRAM则不同，由于SRAM是以双稳态电路为存储单元的，因此它不需要再生。第33页/共89页第三十四页，共89页。35 DRAM采用“读出”方式进行再生。利用(lyng)单元数据线上的读出放大器来实现。读出放大器在读出存储单元的信息并进行放大的同时，将所读出的信息重新写入该存储单元，从而完成存储器的再生（刷新）。一般DRAM的再生时间应=2ms由于DRAM每列都有自己的读出放大器，只要依次改变行地址轮流进行读放再生即可。这种方式称行地址再生方式。第34页/共89页第

29、三十五页，共89页。36第35页/共89页第三十六页，共89页。37、CAS与Adr的相互关系第36页/共89页第三十七页，共89页。38图4.11 动态存储器读工作方式时序图第37页/共89页第三十八页，共89页。39第38页/共89页第三十九页，共89页。40图4.13 动态存储器读-改写工作(gngzu)方式的时序图第39页/共89页第四十页，共89页。41图4.14 动态存储器页面读方式(fngsh)时序图第40页/共89页第四十一页，共89页。42第41页/共89页第四十二页，共89页。43.DRAM.DRAM与与SRAMSRAM的比较的比较(bjio)(bjio) DRAM的优点(

30、1)每片存储容量较大；引脚数少。(2)价格比较便宜。(3)所需功率大约只有SRAM的16。 DRAM作为计算机主存储器的主要元件得到了广泛的应用. DRAM的缺点 (1)速度比SRAM要低。(2)DRAM需要再生，这不仅浪费了宝贵的时间，还需要有配套的再生电路，它也要用去一部分功率。 SRAM一般(ybn)用作容量不大的高速存储器。第42页/共89页第四十三页，共89页。44第43页/共89页第四十四页，共89页。45行译码器A0A1列译码器A2A3片选数据第44页/共89页第四十五页，共89页。46行线行线X列线列线YVCCTXY熔丝熔丝熔丝式熔丝式PROM是以熔丝的是以熔丝的接通和断开来表

31、示接通和断开来表示(biosh)所存的信息为所存的信息为“1”或或“0”。第45页/共89页第四十六页，共89页。473 3、紫外线擦除可编程序的只读存储器（、紫外线擦除可编程序的只读存储器（EPROMEPROM） 其基本存储单元由一个管子其基本存储单元由一个管子(gun zi)(gun zi)组成，但与其他电组成，但与其他电路相比管内多增加了一个浮置栅。路相比管内多增加了一个浮置栅。图图4.15 EPROM存储单元存储单元(cn ch dn yun)和编程电压和编程电压第46页/共89页第四十七页，共89页。48第47页/共89页第四十八页，共89页。49第48页/共89页第四十九页，共89

32、页。50存储器应 用SRAMcacheDRAM计算机主存储器ROM固定程序，微程序控制存储器PROM用户自编程序。用于工业控制机或电器中EPROM用户编写并可修改程序或产品试制阶段试编程序E2PROMIC卡上存储信息Flash Memory固态盘，IC卡第49页/共89页第五十页，共89页。51第50页/共89页第五十一页，共89页。52第51页/共89页第五十二页，共89页。53MAR地地址址译译码码器器存存储储体体读读写写电电路路MDRK位位地地址址总总线线.N位位数数据据总总线线 控制电路控制电路控制信号控制信号主存储器的基本主存储器的基本(jbn)(jbn)结构结构第52页/共89页第

33、五十三页，共89页。54 常用的半导体存储器芯片常用的半导体存储器芯片(xn pin)(xn pin)有多有多字一位片和多字多位字一位片和多字多位(4(4位、位、8 8位位) )片，如片，如16M16M位容量的芯片位容量的芯片(xn pin)(xn pin)可以有可以有16M 16M l l位和位和4M 4M 4 4位等种类。位等种类。一存储器容量扩展一存储器容量扩展(1)(1)位扩展位扩展 概念概念: :位扩展指的是用多个存储器器件对字长进位扩展指的是用多个存储器器件对字长进行行(jnxng)(jnxng)扩充。扩充。 方法方法: :位扩展的连接方式是将多片存储器的地址、位扩展的连接方式是将

34、多片存储器的地址、片选片选CSCS、读写控制端、读写控制端R RW W相应并联，数据端分别相应并联，数据端分别引出。引出。第53页/共89页第五十四页，共89页。55例例:16K :16K 4 4位芯片位芯片(xn pin)(xn pin)组成组成16K 16K 8 8位的位的存储器存储器第54页/共89页第五十五页，共89页。56(2)(2)字扩展字扩展(kuzhn)(kuzhn) 概念:字扩展指的是增加存储器中字的数量。 方法: 静态存储器进行字扩展时，将各芯片的地址线 、 数 据 线 、 读 写 控 制 线 相 应 并 联(bnglin)，而由片选信号来区分各芯片的地址范围。 动态存储器

35、一般不设置CS端，但可用RAS端来扩展字数。只有当RAS由“1”变“0”时，才会激发出行时钟，存储器才会工作。第55页/共89页第五十六页，共89页。57例例: 4: 4个个16K 16K 8 8位静态芯片位静态芯片(xn pin)(xn pin)组成组成64K 64K 8 8位存储器。位存储器。第56页/共89页第五十七页，共89页。58(3)(3)字位扩展字位扩展(kuzhn)(kuzhn) 实际(shj)存储器往往需要字向和位向同时扩充。一个存储器的容量为M N位，若使用L K位存储器芯片，那么，这个存储器共需要 个存储器芯片。KNLM第57页/共89页第五十八页，共89页。59解：此题

36、所用芯片是同种解：此题所用芯片是同种(tn zhn)(tn zhn)芯片。芯片。（1 1）片数）片数= =存储器总容量（位）存储器总容量（位）/ /芯片容量（位）芯片容量（位） =4K =4K* *8/8/（1K1K* *4 4）=8=8（片）（片）(2(2）CPUCPU总线（由存储器容量决定）总线（由存储器容量决定） 地址线位数地址线位数=log2(=log2(字数字数)=log2(4K)=12()=log2(4K)=12(位位) ) 数据线位数数据线位数= =字长字长=8=8（位）（位） 第58页/共89页第五十九页，共89页。60=8/2=4=8/2=4（组）（组）（5 5）地址分配与片

37、选逻辑）地址分配与片选逻辑第59页/共89页第六十页，共89页。616464KBKB1 1K K4 41 1K K4 41 1K K4 41 1K K4 41 1K K4 41 1K K4 41 1K K4 41 1K K4 4需需1212位地址位地址(dzh)(dzh)寻址：寻址：4 4KBKB A A1515A A1212A A11 11 A A10 10 A A9 9 A A0 0A A1111A A0 00 0 0 0 0 0 0 0任意任意(rny)(rny)值值 0 0 1 0 0 1 1 10 1 1 0 1 1 1 11 0 1 1 0 1 1 10 1 0 0 1 0 0 0

38、1 0 0 1 0 0 0 01 1 0 1 1 0 0 01 1 1 1 1 1 1 1片选片选 芯片芯片(xn (xn pin)pin)地址地址 低位地址分配给芯片，高位地址形成片选逻辑低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑1 1K K1 1K K1 1K K1 1K KA A9 9A A0 0A A9 9A A0 0A A9 9A A0 0A A9 9A A0 0CSCS0 0CSCS1 1CSCS2 2CSCS3 3A A1111A A1010A A1111A A1010A A1111A A1010A A1111A A

39、1010第60页/共89页第六十一页，共89页。62(6)(6)连接连接(linji)(linji)方式方式: :扩展位数扩展位数, ,扩展单元数扩展单元数, ,连接连接(linji)(linji)控制线控制线第61页/共89页第六十二页，共89页。63某半导体存储器，按字节编址。其中：某半导体存储器，按字节编址。其中：0000H0000H07FFH07FFH为为ROMROM区、选用区、选用EPROMEPROM芯片（芯片（2KB/2KB/片）；片）； 0800H0800H13FFH13FFH为为RAMRAM区、选用区、选用RAMRAM芯片芯片 （2KB/2KB/片和片和1KB/1KB/片）。片

40、）。地址总线地址总线A15A15A0A0（低）。给出地址分配（低）。给出地址分配(fnpi)(fnpi)和片选逻和片选逻辑。辑。例例2.2.1.1.计算容量计算容量(rngling)(rngling)和芯片数和芯片数ROMROM区：区：2 2KB RAMKB RAM区：区：3 3KB KB 共共3 3片片 存储空间分配存储空间分配(fnpi)(fnpi)：先安排大容量芯片（放地址低端），先安排大容量芯片（放地址低端），再安排小容量芯片。再安排小容量芯片。便于拟定片选逻辑。便于拟定片选逻辑。第62页/共89页第六十三页，共89页。64A A15 15 A A14 14 A A13 13 A A1

41、2 12 A A11 11 A A10 10 A A9 9A A0 00 0 0 0 0 0 0 0 0 0 0 0 0 00 0 0 0 0 1 0 0 0 0 0 1 1 1 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0低位地址分配低位地址分配(fnpi)(fnpi)给芯片，高位地址形成片选给芯片，高位地址形成片选逻辑。逻辑。 芯片芯片 芯片地址芯片地址(dzh) (dzh) 片选信号片选信号 片选

42、片选逻辑逻辑2 2K K2 2K K1 1K KA A10 10 A A0 0A A10 10 A A0 0A A9 9 A A0 0CSCS0 0CSCS1 1CSCS2 2A A1212A A1111A A1212A A1111A A1212A A11115KB5KB需需1313位地位地址址(dz(dzh)h)寻址：寻址：ROMROMA A1212A A0 064KB1 1K K2 2K K2 2K KRAMRAMA A1010A A1515A A1414A A1313为全为全0 0第63页/共89页第六十四页，共89页。65动态(dngti)存储器依靠电容电荷存储信息。平时无电源供电，时

43、间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。 上一次对整个存储器刷新结束下一次对整个存储器全部刷新一遍为止，这一段时间间隔称作再生周期，又叫刷新周期，一般为2ms。 第64页/共89页第六十五页，共89页。661.1.集中刷新：在一个刷新周期内，利用一段固定的集中刷新：在一个刷新周期内，利用一段固定的时间，依次时间，依次(yc)(yc)对存储器的所有行逐一再生，在对存储器的所有行逐一再生，在此期间停止对存储器的读和写。此期间停止对存储器的读和写。定期向电容补充电荷定期向电容补充电荷(dinh)(dinh)刷新刷新死区死区用在实时用在实时(sh (sh sh)sh)要求不高要求不

44、高的场合。的场合。R/WR/W刷新刷新R/WR/W刷新刷新2 2msms5050nsns第65页/共89页第六十六页，共89页。67例如：一个存储器有例如：一个存储器有10241024行，系统工作周期为行，系统工作周期为2OOns2OOns。RAMRAM刷新周期为刷新周期为2ms2ms。这样，在每个刷新。这样，在每个刷新周期内共有周期内共有1000010000个工作周期，其中用于再生个工作周期，其中用于再生(zishng)(zishng)的为的为10241024个工作周期，用于读和写个工作周期，用于读和写的为的为89768976个工作周期。个工作周期。 集中刷新的缺点是在刷新期间不能访问存储器

45、，集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。有时会影响计算机系统的正确工作。第66页/共89页第六十七页，共89页。682 2msms2.2.分布式刷新：把刷新操作分布式刷新：把刷新操作(cozu)(cozu)分散到刷新周期（分散到刷新周期（2ms2ms）内内用在大多数计算机中。用在大多数计算机中。每隔一段时间刷新每隔一段时间刷新(shu xn)(shu xn)一行。一行。128128行行15.6 15.6 微秒微秒每隔每隔15.615.6微秒提一次刷新请求微秒提一次刷新请求(qngqi)(qngqi)，刷新一行；，刷新一行；2 2毫秒内刷新完所有行。毫秒内刷新

46、完所有行。第67页/共89页第六十八页，共89页。69 动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新访存裁决，刷新控制逻辑等。这些线路可以集中在RAM存储控制器芯片中。 例如Intel 8203DRAM控制器是为了控制2117，2118和2164DRAM芯片而设计的。 2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。图421是Intel 8203逻辑框图(kungt)。根据它所控制的芯片不同，8203有16K与64K两种工作模式。第68页/共89页第六十九页，共89页。70第69页/共89页第七十页，共89页。71位，但这只能发现一位错

47、而不能纠正。由于大规模集成电路的发展，主存储器的位数可以做得更多，使多数计算机的存储器有纠正错误代码的功能(ECC)。一般采用的海明码校验线路可以纠正一位错。第70页/共89页第七十一页，共89页。72编址方式编址方式(fngsh)第71页/共89页第七十二页，共89页。73主存地址寄存器的低位部分经译码后选择不同的存储体（m位），而高位部分则指向(zh xin)存储体的存储字。第72页/共89页第七十三页，共89页。74在多体交叉存储器中，连续的地址分布在相邻的存储体中，而同一存储体的地址都是不连续的。这种编址方式又称横向编址。多体交叉存储器采用分时工作的方法，CPU在一个存取周期内可以分时

48、地访问每个分体。在4个分体完全并行的理想情况下，每隔1/4存取周期启动一个存储体，每个存取周期将可访存4次，使主存的吞吐量提高为原来的4倍。但在实际应用(yngyng)中，当出现数据相关和转移时，将破坏并行性，不可能达到上述理想值。注意：多体交叉存储器要求存储体的个数必须是2的整数幂，即必须中2、4、8、16、个，而且任一分体出现故障都影响整个地址空间的所有区域。第73页/共89页第七十四页，共89页。75例：四个分体例：四个分体(fn t)(fn t)组成的多体交叉存储器，四个分体组成的多体交叉存储器，四个分体(fn t)(fn t)为为M0M3.M0M3.其编址如表其编址如表4.24.2所示。所示。第74页/共89页第七十五页，共89页。76第75页/共89页第七十六页，共89页。77每一存储模块本身来说，对它的连续两次访问时间每一存储模块本身来说，对它的连续两次访问时间间隔间隔(jin g)(jin g)仍等于单模块访问周期仍等于单模块访问周期, ,但每隔一个但每隔一个T/MT/M就有一个数据存取。就有一个数据存取。 第76页/共89页第七十七页，共89页。78课间(k jin)习题第77页/共89页第七十八页，共89页。79解：解：3232片片256K256K1 1位的位的SRA