第二章PLD硬件特性

1、数字电路系统都是由基本逻辑门来构成,由基本门电路可以构成两类数字电路。组合逻辑电路，输出是当前输入状态的函数。时序逻辑电路，输出是前一状态和当前输入的函数含有存储元件。基本逻辑门电路有多种，比如与门，非门，或门，传输门，与非门，或非门等等。事实上不是所有的基本门电路都是需要的，任何组合逻辑函数都可以化简成“与-或”表达式，即任何组合电路都可以用“与门-或门”二级电路实现。同样任何时序逻辑电路都可以由组合电路加上存储元件即“锁存器、触发器”构成。PLD器件就是基于这一点提出的可编程电路结构，即乘积项逻辑可编程结构，如上图。PROM(Programmable Read Only Memory) P

2、AL(Programmable Logic Array) PAL(PAL(Programmable Array Logic) 可重复编程的GAL(Generic Aray Logic) EPLD：大规模PLD可编程逻辑器件的发展情况，大体可以分为六个发可编程逻辑器件的发展情况，大体可以分为六个发展阶段：展阶段：（1）20世纪世纪70年代初，熔丝编程的可编程只读年代初，熔丝编程的可编程只读存储器存储器PROM和可编程逻辑阵列和可编程逻辑阵列PLA是最早的可是最早的可编程逻辑器件。编程逻辑器件。（2）20世纪世纪70年代末，对年代末，对PLA器件进行了改进，器件进行了改进，AMD公司推出了可编程阵

3、列逻辑。公司推出了可编程阵列逻辑。（3）20世纪世纪80年代初，年代初，Lattice公司发明了电可公司发明了电可擦写的、比擦写的、比PAL器件使用更灵活的通用可编程阵器件使用更灵活的通用可编程阵列逻辑列逻辑GAL。（4 4）2020世纪世纪8080年代中期，年代中期，XilinxXilinx公司提出了现场公司提出了现场可编程的概念，同时生产出了世界上第一个可编程的概念，同时生产出了世界上第一个FPGAFPGA器件。器件。（5 5）2020世纪世纪8080年代末，年代末，LatticeLattice公司又提出了在公司又提出了在系统可编程的概念，即系统可编程的概念，即ISPISP技术，并且推出了

4、一系技术，并且推出了一系列的具备在系统可编程能力的列的具备在系统可编程能力的CPLDCPLD器件。器件。（6 6）进入）进入2020世纪世纪9090年代以后，集成电路技术进入年代以后，集成电路技术进入到飞速发展的时期。并且出现了内嵌复杂功能块到飞速发展的时期。并且出现了内嵌复杂功能块（如加法器、乘法器、（如加法器、乘法器、RAMRAM、PLL CPUPLL CPU核、核、DSPDSP核等）核等）的的FPGAFPGA（7 7）进入）进入2121世纪，集成电路的规模和集成度有巨世纪，集成电路的规模和集成度有巨大的进步，利用大的进步，利用FPGAFPGA可方便实现可方便实现SOPCSOPC（Syst

5、em On System On a Programmable Chipa Programmable Chip）。）。可编程逻辑器件种类多，各PLD供应商都提供有自身特点的PLD器件1 1、按照集成度来区分不同、按照集成度来区分不同PLDPLD器件器件低级程度：可用逻辑门数在低级程度：可用逻辑门数在500500门以下门以下PROM,PAL,PLA,GALPROM,PAL,PLA,GAL高集成度：高集成度：CPLDCPLD，FPGA FPGA 都属于复杂都属于复杂PLDPLD其基本结构为“与或阵列”的器件，基本结构类似于“门阵列”的器件，它由简单的查找表组成可编程逻辑门，再构成阵列形式，1、编程即

6、根据设计熔丝图文件烧断对应熔丝2、通过击穿漏层使两点之间导通3、较高的编程电压，紫外光擦除5、SRAM查表结构，大多数FPGA采用，编程信息由SRAM保存断电丢失需上电重新配置。6、可多次编程断电不丢失编程信息习惯上把掉电后重新上电后能保持编程逻辑的是CPLD否则为FPGA简单PLD，结构上由简单的“与-或”门阵列和输入输出单元组成。简单的PLD有：PROM,PLA,PAL,GAL等先熟悉下常用的逻辑电路符号EDA软件中原理图一般用“常用符号”描述PLD结构特殊，逻辑门符号用一种约定的符号来简化图表示PLD内部输入缓冲电路，互补结构图2-6是PLD中的与阵列简化图，表示可以选择ABCD中任一组

7、或者全部输入与门，形象的表示与阵列，具体硬件实现时与门可能根本不存在。图2-7是或阵列简化图形表示。阵列关系中交叉线表示两线未连接，黑点表示固定连接，交叉点打叉表示该点可编程，它的连接可以编程改变。可编程只读存储器，除了做存储器外，还可以做PLD用一个ROM器件主要由地址译码部分，ROM单元阵列和输出缓冲部分构成。从可编程逻辑器件的角度来分析PROM这些式子都可以看做逻辑与运算，也就是可以把地址译码部分看做是一个与阵列对于存储单元阵列的输出，可以用下列逻辑关系来表示。显然可以认为上式是一个或阵列，与上面的与阵列不同的是这里的Mx,y是可以编程。从前面的分析我们可以把PROM的结构表示成一个不可

8、编程的与阵列和一个可编程的或阵列。表示成PLD阵列的图的PROM直观清晰地表示PROM中固定的与阵列和可编程的或阵列,PROM的地址线是与阵列的n个输入变量，经过不可编程的与陈列产生2n个最小项（乘积项），再经过可编程或阵列产生m个输出函数，m位PROM输出数据位宽。已知半加器逻辑表达式：用4*2PROM编程实现半加器这两个式子是右图所示结构的布尔表达式，是“乘积项”方式的，A0A1分别是加数和被加数，F0为和，1为进位。反之根据逻辑关系就可以得到阵列点连接关系从而可以形成阵列点文件，这个文件对于一般的PLD器件称为熔丝图文件(Fuse Map)，对于PROM则是存储单元的编程数据文件。PRO

9、M只适合用于组合逻辑电路的可编程，输入变量增加会引起存储容量增加。PROM实现组合逻辑函数时，存储单元利用率低，它的与阵列全译码，实现组合逻辑函数时，存储单元利用率低，它的与阵列全译码，产生全部的最小项，实际应用中组合逻辑函数并不需要所有最小项，产生全部的最小项，实际应用中组合逻辑函数并不需要所有最小项，PLA是对是对PROM进行的改进，它的与阵列和或阵列都是可编程的。进行的改进，它的与阵列和或阵列都是可编程的。任何组合函数都可以采用PLA实现，实现时需把逻辑函数化简成最简单的与或表达式，然后用可编程的与阵列构成与项，用可编程的或阵列构成与项的或运算。可编程阵列逻辑PAL也包含与阵列和或阵列，

10、但是或阵列固定与阵列可编程，它可以避免PLA的一些问题，运行速度有所提高。PAL各个逻辑函数输出化简，不必考虑公共乘积项，送或门的乘积项数目是固定的可大大化简设计算法，同时使单个输出的乘积项数有限。PROM，PLA，PAL这些可编程结够只能解决组合逻辑可编程，时序逻辑电路是由组合电路家存储单元(锁存器，触发器，RAM)组成，在PAL加上输出寄存器单元后就可以实现时序电路的可编程。1985年由Lattice在PAL基础上设计出GAL器件GAL的OLMC有多种组态，可配置成专用组合输入输出双向I/O寄存器输入输出可以简化电路板的布局布线，和大多数PAL器件兼容，它仍然被广泛应用。n 依据可编程的部

11、位可将PLD器件分为可编程只读存储器PROM、可编程逻辑阵列PLA、可编程阵列逻辑PAL、通用阵列逻辑GAL等四种最基本的类型，如表所示。现在超大规模集成电路制造以CPLD、FPGA为主流行的CPLD中，Altera的MAX7000系列器件具有典型性，它包含32-256个宏单元，上图为每个宏单元的结构。每16个宏单元组成一个逻辑阵列块(LAB)。每个宏单元包含一个可编程的“与阵列”和固定的“或”阵列，以及一个可配置寄存器，每个宏单元共享扩展乘积项和高速并联扩展乘积项它们向每个宏单元提供32个乘积项，以构成复杂逻辑函数。MAX7000结构中包含有5个主要部分：逻辑阵列块，宏单元，扩展乘积项(共享

12、和并联)，可编程连线阵列和I/O控制块。LAB由16个宏单元的阵列组成，MAX7000结构主要由多个LAB组成的阵列以及它们之间的连线构成，多个LAB通过可编程连线阵列(PIA)和全局总线连接在一起。对每个LAB，输入信号来自3部分：作为通用逻辑输入的PIA的36个信号；来自全局控制信号，用于寄存器辅助功能；从I/O引脚到寄存器的直接输入通道。它们可单独配置为时序逻辑和组合逻辑工作方式逻辑阵列：实现组合逻辑给每个宏单元提供5个乘积项。乘积项选择矩阵：分配乘积项作为到或门和异或门的主要逻辑输入，实现组合逻辑函数。或者把这些成积项作为宏单元中寄存器的辅助输入：清零，置位，时钟，时钟使能控制。每个可

13、编程寄存器可按照3种时钟输入模式：复杂的逻辑函数需要附加乘积项，利用宏单元提供所需的逻辑资源，MAX7000还可以利用共享和并联扩展乘积项，作为附加的乘积项直接送到本LAB中任一宏单元中。共享扩展项：每个LAB有16个，由每个宏单元提供一个单独的乘积项通过一个非门反馈到逻辑阵列中，可被LAB内任一宏单元使用和共享。并联扩展项：是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元（借用）去实现快速复杂的逻辑函数。不同的LAB通过在可编程连线阵列PIA上布线，以相互连接构成所需的逻辑，这个全局总线是一种可编程通道。MAX7000内部的专用输入，I/O引脚和宏单元输出都连接到PIA，由PIA把这些

14、信号送到器件内的各个地方。I/O控制块允许每个I/O引脚单独被配置为输入输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它的控制信号来自一个多路选择器，可选择用全局输出使能信号其中之一进行控制或者接地或电源。器件引脚 FPGA是另一大类可编程逻辑器件，是另一大类可编程逻辑器件，FPGA的开发使用，的开发使用，一般关注器件的五个主要方面：一般关注器件的五个主要方面：1）工作电源与接入要求，主要有）工作电源与接入要求，主要有3类电源，内核电压，类电源，内核电压，I/O驱驱动电压，锁相环工作电压。动电压，锁相环工作电压。2）编程接口，一般有）编程接口，一般有JTAG接口，被动或主动串行配置口。

15、接口，被动或主动串行配置口。3）器件的）器件的I/O端口，多用途端口，专用输入口，全局控制口，端口，多用途端口，专用输入口，全局控制口，LVDS口，锁相环时钟输入输出口的电气特性和使用方法。口，锁相环时钟输入输出口的电气特性和使用方法。4）器件内部嵌入的模块。）器件内部嵌入的模块。5）配置器件，一般是）配置器件，一般是EPSCSX器件注意其大小及使用方法。器件注意其大小及使用方法。对于原理的了解大致就可以了对于原理的了解大致就可以了除CPLD外另一类大规模可编程逻辑器件FPGA使用的是另一种可编程逻辑形成方法，即可编程查表使用的是另一种可编程逻辑形成方法，即可编程查表(Look Up Tabl

16、e,LUT)结构结构LUT是可编程的最小逻辑构成单元。是可编程的最小逻辑构成单元。大部分大部分FPGA采用基于用采用基于用SRAM构成逻辑函数发生器，一个构成逻辑函数发生器，一个N个输入的个输入的LUT可以实现可以实现N个输入变量的任何逻辑功能。个输入变量的任何逻辑功能。一个N输入的查找表，需要SRAM存储N个输入构成的真值表，需要2N个位的SRAM单元，所有N不可能很大，否则LUT的利用率很低。多于N个输入的逻辑函数分几个查找表分开实现。Cyclone的LE可以工作在两种操作模式：普通模式；动态算术模式普通模式下LE适合通用逻辑应用和组合逻辑的实现，来组LAB局部互连的4个输入将作为4输入1

17、输出的LUT的输入端口，LE的输入信号可以作为LE中寄存器的异步转载信号。动态算术模式下可以更好的实现加法器，计数器，累加器，比较器。单个LE内有4个2输入LUT，可以被配置成动态的加法/减法器。LAB结构每个LAB都有专用逻辑生成LE的控制信号，这些控制信号有：时钟，时钟使能，异步清零，同步清零，异步预置/装载，同步装载，加减控制，上图为这些控制信号生成的逻辑图。动态算术模式下，LE快速进位选择功能由进位选择链提供，进位选择链通过冗余进位计算方式提高进位功能的速度，计算进位时，预先对进位输入0和1的两种情况都计算，然后再选择。LE之间也存在进位链，一个LAB中存在两条进位链LE之间除了LAB

18、局部互连和进位外，还有LUT链、寄存器链使用LUT链可以把相邻的LE中的LUT连接起来构成复杂的组合逻辑，寄存器链可以把相邻的LE中的寄存器连接起来，构成诸如移位寄存器的功能Cyclone器件内部的LVDS(低差分串行)接口电路Cyclone的I/O支持多种I/O接口，符合多种I/O标准，支持差分的I/O标准，比如LVDS和RSDS(去抖动差分信号)，也支持普通单端的I/O标准，比如LVTTL,LVCMOS,SSTL和PCI等，Cyclone器件内的LVDS缓冲器可以支持最高达640Mbps的数据传输速度，具有更低的电磁干扰，和更低的电源功耗。可编程逻辑器件的规模和复杂程度日益增加，CPLD/

19、FPGA应用中，测试越来越重要，测试分为软测试：逻辑设计的正确性(功能和时延)。硬测试：引脚连接，I/O功能。对内部逻辑测试是应用设计可靠性的重要保证，需要在设计时加入用于测试的部分逻辑，即进行可测性设计(Design For Test,DFT)在设计完成后用来测试关键逻辑。器件的厂商提供一种技术，在可编程逻辑器件中嵌入某种逻辑功能模块，于EDA软件配合提供一种嵌入式逻辑分析仪，帮助测试工程师发现内部逻辑问题。Altera的SignalTapII技术就是代表之一。Join Test Action Group联合测试行动组IEEE1149.1-1990边界扫描测试技术规范大多数CPLD/FPGA

20、厂家的器件遵守IEEE规范，并为输入和输出引脚以及专用配置引脚提供边界扫描测试(Board Scan Test,BST)的能力。当器件工作在JTAG BST模式时，使用4个I/O引脚和一个可选引脚TRST作为JTAG引脚。上表描述了这5个引脚的功能。设计者可用边界扫描寄存器来测试外部引脚的连接或器件运行时捕获内部数据。Lattic公司的CPLD产品主要有：ispLSI，ispMACH系列，Lattice首先发明isp(In-System Programmblility)下载方式。ispLSI系列集成度介于1000门到60000门之间，管脚延时最小达3ns支持在系统编程和JTAG边界扫描测试功能

21、。ispMACH系列CPLD器件有ispMACH 4000V,3.3V电压 ispMACH 4000B,2.5V电压 ispMACH 4000C1.8V供电电压。EC和ECP系列是FPGA器件系列，ECP系列器件中还嵌入了DSP模块行业领先地位Altera公司的FPGA器件有两类配置下载方式：主动配置方式和被动配置方式。主动配置方式由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，被动配置方式则由外部计算机控制配置过程。FPGA正常工作时，它的配置数据存储在SRAM中，SRAM易失，每次加电配置数据必须重新下载，实验系统中一般是被动配置方式，实用系统中必须由FPGA主动引导配置操

22、作过程，主动从外围专用存储芯片获得配置数据。Altera提供一系列专用配置器件即EPC型号的存储器。Cyclone系列器件提供了AS方式的配置器件，EPCS系列也是采用串行配置。采用串行矢量格式文件pof或Jam Byte-Code(.jbc)等文件格式对其进行编程。Actel公司生产的FPGA广泛应用于通信领域大规模可编程逻辑器件出现以前，设计数字系统时，把器件焊接在大规模可编程逻辑器件出现以前，设计数字系统时，把器件焊接在电路板上是设计的最后一步，系统存在问题时往往要重新设计电路电路板上是设计的最后一步，系统存在问题时往往要重新设计电路图和电路板，图和电路板，CPLD/FPGA的出现改变了

23、这一切，人们在逻辑设计的出现改变了这一切，人们在逻辑设计时可以在设计具体电路前把时可以在设计具体电路前把CPLD/FPGA器件焊接在电路板上，在器件焊接在电路板上，在设计调试时可以随时改变整个电路的硬件逻辑关系，而不用改变电设计调试时可以随时改变整个电路的硬件逻辑关系，而不用改变电路板结构。这些都是得益于路板结构。这些都是得益于CPLD/FPGA器件的在系统下载或重新器件的在系统下载或重新配置功能。目前常见的配置功能。目前常见的CPLD/FPGA器件的编程工艺有三种：器件的编程工艺有三种：电可擦除编程工艺优点是信息不丢失，但编程速度慢，基于电可擦除编程工艺优点是信息不丢失，但编程速度慢，基于S

24、RAM的编程速度快，逻辑随时可改变。但掉电信息丢失，保密性不好。的编程速度快，逻辑随时可改变。但掉电信息丢失，保密性不好。CPLD编程编程FPGA配置可以用专用编程设备，也可以使用下载电缆。配置可以用专用编程设备，也可以使用下载电缆。编程信息保存在SRAM中，加电要重新配置CPLD一般用这个技术早期的FPGA采用这种结构编程工艺Altera的ByteBlasterMV、ByteBlasterII并行下载电缆，连接PC机的并行接口或者USB接口的USB-Blaster和需要编程的或配置的器件，并于QuartusII软件配合可以对Altera公司的多种CPLD/FPGA进行配置或编程。ByteBlasterMV或者ByteBlasterII、 USB-Blaste