第6章数字电路ppt.

1、数字逻辑设计基础数字逻辑设计基础第第 6 6 章组合逻辑电路章组合逻辑电路 组合逻辑电路组合逻辑电路及特点及特点组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险MSIMSI构成的组合逻辑电路的分析与设计构成的组合逻辑电路的分析与设计常用组合逻辑电路常用组合逻辑电路组合逻辑电路的组合逻辑电路的分析和设计方法分析和设计方法本章小结本章小结主要内容主要内容本章目标本章目标 本章目标本章目标n了解全加器、译码器、编码器、数据选择了解全加器、译码器、编码器、数据选择器的器的vhdl描述；描述；n掌握掌握SSI组合逻辑电路的分析与设计方法；组合逻辑电路的分析与设计方法；n掌握常用中规模组合逻辑器件的基本结

2、构掌握常用中规模组合逻辑器件的基本结构及扩展应用；及扩展应用；n掌握基于掌握基于QuartusII的图形输入法设计仿真的图形输入法设计仿真组合逻辑电路。组合逻辑电路。关键术语：关键术语： SSI组合逻辑电路组合逻辑电路MSI组合逻辑电路组合逻辑电路6.16.1特点与功能描述特点与功能描述组合逻辑电路组合逻辑电路 电路在任一时刻的输出状态仅取决于该时刻输入信号的状态，而与电路原有状态无关 一个封装内部的逻辑门个数小于12个的集成电路 一个封装内部有12100个等效逻辑门的集成电路。 1. 1.组合逻辑电路示意图组合逻辑电路示意图000111101111011()()()nnmmnFfAAAFf

3、AAAFfAAA， ， ， ，2.2.组合逻辑电路的特点与描述方法组合逻辑电路的特点与描述方法 组合逻辑电路的逻辑功能特点：组合逻辑电路的逻辑功能特点： 没有存储和记忆作用。没有存储和记忆作用。 组合逻辑电路的组成特点：组合逻辑电路的组成特点： 由门电路构成，不含存储元件，只存在从输入到由门电路构成，不含存储元件，只存在从输入到输出的通路，没有反馈回路。输出的通路，没有反馈回路。 组合逻辑电路的描述方法：组合逻辑电路的描述方法： 逻辑表达式、真值表、卡诺图和逻辑图，还可以逻辑表达式、真值表、卡诺图和逻辑图，还可以用硬件描述语言用硬件描述语言VHDL和和Verilog 来描述。来描述。主要要求：

4、主要要求：掌握掌握SSISSI组合逻辑电路组合逻辑电路分析与设计的基本方分析与设计的基本方法法。熟练掌握熟练掌握逻辑表达式、真值表、卡诺图和逻逻辑表达式、真值表、卡诺图和逻辑图辑图表示法。表示法。 SSI SSI构成的组合逻辑电路构成的组合逻辑电路 的分析与设计的分析与设计 6.26.2.1 SSI6.2.1 SSI组合逻辑电路的基本分析方法组合逻辑电路的基本分析方法分析思路：分析思路：基本步骤：基本步骤：根据给定逻辑电路，找出输出输入间的逻辑关系，根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。从而确定电路的逻辑功能。 根据给定逻辑图根据给定逻辑图写出输出逻辑式写出输出逻

5、辑式，并进行必要的化简，并进行必要的化简列真值表列真值表分析逻辑功能分析逻辑功能 例例6-1 6-1 分析下图所示电路的逻辑功能。分析下图所示电路的逻辑功能。解：解： ( (1) )写出输出逻辑函数式写出输出逻辑函数式( (3) )分析逻辑功能分析逻辑功能( (2) )列逻辑函数真值表列逻辑函数真值表1111000YBA输输 出出输输 入入00根据同或功能可列出真值表如上表；根据同或功能可列出真值表如上表；也可先求标准与或式，然后得真值表。后也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。者是分析电路的常用方法，下面介绍之。通过分析真值表通过分析真值表特点来说明功能。特

6、点来说明功能。 A、B 两个输入变量的状态相同时，输出两个输入变量的状态相同时，输出为为 1，否则输出为，否则输出为 0。因此，图示电路为同或。因此，图示电路为同或电路，实现了两个变量的同或逻辑功能。电路，实现了两个变量的同或逻辑功能。01112131FABFAFAABABFBFBABBA423FF FAB BAABABAB4FFABA B 例例 分析下图电路的逻辑功能。分析下图电路的逻辑功能。解：解：( (2) )列真值表列真值表( (1) )写出输出逻辑函数式写出输出逻辑函数式111011101001110010100000F2F1X BA输输 出出输输 入入010110011010010

7、1可列出真值表为可列出真值表为1FXAX AXA( (3) )分析逻辑功能分析逻辑功能电路实现了两个变量电路实现了两个变量 和和 的原码、反码转换。是的原码、反码转换。是一个两位数码的原码、反码转换电路，其输入变量一个两位数码的原码、反码转换电路，其输入变量 为转换控制信号。为转换控制信号。2FXBX BXBAB6.2.2 SSI6.2.2 SSI构成的组合逻辑电路设计构成的组合逻辑电路设计基本步骤：基本步骤： 分析设计要求并分析设计要求并列出真值表列出真值表求最简输出求最简输出逻辑式逻辑式画逻辑图。画逻辑图。 首先分析给定问题，弄清楚输入变量和输出变量是首先分析给定问题，弄清楚输入变量和输出

8、变量是哪些，并规定它们的符号与逻辑取值哪些，并规定它们的符号与逻辑取值( (即规定它们何时即规定它们何时取值取值 0 ，何时取值，何时取值1) ) 。然后分析输出变量和输入变量。然后分析输出变量和输入变量间的逻辑关系，列出真值表。间的逻辑关系，列出真值表。根据真值表用代数法或卡诺图法求最简与或式，根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。换为与门类型对应的最简式。 根据简化或变换后的逻辑函数表达式画出逻辑电路图。【例【例6-3】某大楼电梯系统设有某大楼电梯系统设有3部电梯，为了

9、监测电梯运行情况，需要设部电梯，为了监测电梯运行情况，需要设计一个电梯运行情况监测电路，规定只要有计一个电梯运行情况监测电路，规定只要有2部以上电梯运行，则监测电路部以上电梯运行，则监测电路输出电梯系统正常工作信号，否则输出电梯系统故障信号。试用与非门和或输出电梯系统正常工作信号，否则输出电梯系统故障信号。试用与非门和或非门分别设计该电梯系统运行情况监测电路。非门分别设计该电梯系统运行情况监测电路。解：（解：（1）根据题意，输入变量用）根据题意，输入变量用A,B.C分别表示分别表示3部电梯的运行状态，输部电梯的运行状态，输出变量用出变量用F表示监测电路输出信号状态。输入变量用逻辑表示监测电路输

10、出信号状态。输入变量用逻辑1表示电梯正在运表示电梯正在运行，用逻辑行，用逻辑0表示电梯停止运行；输出变量用逻辑表示电梯停止运行；输出变量用逻辑1表示系统运行正常，用逻表示系统运行正常，用逻辑辑0表示系统运行故障。由此可列出如下所示真值表。表示系统运行故障。由此可列出如下所示真值表。FABCABCABCABCFBCACAB (4) 画逻辑图画逻辑图（2）根据真值表写出输出逻辑函数表达式）根据真值表写出输出逻辑函数表达式（3）用卡诺图进行化简。可得简化的逻辑表达式）用卡诺图进行化简。可得简化的逻辑表达式实现实现【例【例6-36-3】设计的电路可有多个不同的方案。下面介绍设计的电路可有多个不同的方案

11、。下面介绍两种常用的方案两种常用的方案。 方案一：用与非门实现方案一：用与非门实现将简化后表达式变换为与非将简化后表达式变换为与非- -与非表达式与非表达式FBCACABBC AC AB方案二：用或非门实现方案二：用或非门实现由卡诺图圈由卡诺图圈0 0，化简出最简或与式，进而变换为或非，化简出最简或与式，进而变换为或非- -或非表或非表达式达式)()()FBCACABBCACAB（解：解：(1) 根据题意列出真值表根据题意列出真值表（2 2）用卡诺图化筒）用卡诺图化筒【例【例6-4】试分别用逻辑门和】试分别用逻辑门和VHDL语言设计一个语言设计一个8421码转换成码转换成5421码的码组变换电

12、路。码的码组变换电路。(用逻辑门用逻辑门实现实现)由卡诺图化简由卡诺图化简 ( (注意无关项的使用注意无关项的使用) )可得如下逻辑函数表达式：可得如下逻辑函数表达式：3210YABCBDYADBC DYADBCCDYADABDBC D（3 3）根据逻辑函数表达式画出逻辑图）根据逻辑函数表达式画出逻辑图2用用VHDL实现实现 利用上面已推出的逻辑函数表达式，结构体采用数据流描述。其利用上面已推出的逻辑函数表达式，结构体采用数据流描述。其VHDL程程序如下：序如下： library ieee; use ieee.std_logic_1164.all;entity xiti309 is port(

13、a,b,c,d:in std_logic;y3,y2,y1,y0:out std_logic);end;architecture xiti309ar of xiti309 is begin y3=a or (b and c) or (b and d); y2=(a and d) or (b and (not c) and (not d); y1=(a and (not d) or (not b) and c) or (c and d); y0=(a and (not d) or (not a) and (not b) and d) or (b and c and (not d);end xit

14、i309ar;3210YABCBDYADBC DYADBCCDYADABDBC D* *【例例6-56-5】在只有原变量输入、没有反变量输入条件下，在只有原变量输入、没有反变量输入条件下，用最少与非门实现下列函数。用最少与非门实现下列函数。()(4 5 6 7 8 9 10 11 12 13 14)F ABCDm， ， ， ， ， ， ，FABABBCAD由式画出的逻辑电路如由式画出的逻辑电路如下下图图所示所示（2 2）对简化式做如下变换）对简化式做如下变换: :FABABBCAD 利用多余项定理利用多余项定理，ABACBCABAC添加多余项（生成项）添加多余项（生成项） ABADABADBD

15、ABBCABBCACFABABADBCB DAC原式变为原式变为()()FA BCDB ACDABCDB ACDAABCDB ABCD合并尾部因子合并尾部因子FAABCDB ABCDAABCD B ABCD变为与非变为与非-与非式与非式画逻电路辑图画逻电路辑图6.3 常用组合逻辑电路常用组合逻辑电路6.3.1加法器加法器半加器：半加器：只考虑本位两个二进制数相加，而不考虑来自低只考虑本位两个二进制数相加，而不考虑来自低 位进位数相加的运算电路。位进位数相加的运算电路。 全加器：全加器：除考虑本位两个二进制数相加外，还考虑来自低除考虑本位两个二进制数相加外，还考虑来自低 位进位数相加的运算电路。

16、位进位数相加的运算电路。 串行进位：串行进位：电路进行二进制加法运算时，各全加器由低位电路进行二进制加法运算时，各全加器由低位 到高位逐位传递进位信号。到高位逐位传递进位信号。 超前进位：超前进位：电路进行二进制加法运算时，通过快速进位电电路进行二进制加法运算时，通过快速进位电 路几乎同时产生进位信号。路几乎同时产生进位信号。 1.1.半加器半加器（加法器基本单元）加法器基本单元）半加器半加器 Half Adder，简称，简称 HA。它只将两个。它只将两个 1 位位二进制数相加，而不考虑低位来的进位。二进制数相加，而不考虑低位来的进位。1011010101100000CSBA输输 出出输输 入

17、入ABSCCOSABABABCABSCAB全加器全加器Full Adder，简称，简称FA。能将本位的两个。能将本位的两个二进制数和相邻低位来的进位数进行相加。二进制数和相邻低位来的进位数进行相加。1111110011101010100110110010100110000000Ci+1SiCiBiAi输输 出出输入输入AiBiSiCiCOCICi-1iiiiSABC+1()iiiiiiCAB CA B 用用VHDLVHDL描述一位全加器描述一位全加器nlibrary ieee;nuse ieee.std_logic_1164.all;nentity adder isn port (ai, bi

18、, ci : in std_logic; n si, co : out std_logic); nend adder;narchitecture adder of adder is nbeginnsi= ai xor bi xor ci;ncooutpoutpoutpoutpoutpoutpoutpoutpoutpled7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 =0000000; -不显示 end case; end process;end behv;6.3.3编码器编码器 主要要求：主要要求： 理解编码的概念。理解编码的概念。 理

19、解常用编码器的类型、逻辑功能和使用方法。理解常用编码器的类型、逻辑功能和使用方法。编码器的概念与类型编码器的概念与类型 编码编码 将具有特定含义的信息编将具有特定含义的信息编成相应二进制代码的过程。成相应二进制代码的过程。 实现编码功能的电路实现编码功能的电路 编码器编码器 二进制普通编码器二进制普通编码器 二二- -十进制普通编码器十进制普通编码器 优先编码器优先编码器 编码器编码器( (即即Encoder) ) 被编被编信号信号 二进制二进制代码代码 编编码码器器 I1I2I3I4I5I6I7Y0Y1Y23 位二进制位二进制编码器编码器用用 n 位二进制数码对位二进制数码对 2n 个个输入

20、信号进行编码的电路。输入信号进行编码的电路。 由图可写出编码器由图可写出编码器的输出逻辑函数为的输出逻辑函数为由上式可列出真值表为由上式可列出真值表为原原码码输输出出Y0=A1A3A5A7Y2=A4A5A6A7Y1=A2A3A6A7I0省略不画省略不画 8 个需要编码个需要编码的输入信号的输入信号输出输出 3 位位二进制码二进制码A1A2A3A4A5A6A7Y0Y1Y21111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2A7A6A5A4A3A2A1A0输输 出

21、出输输 入入被编信号高电平有效。被编信号高电平有效。 8 线线 3 线编码器线编码器1.1.二进制普通编码器二进制普通编码器I1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD 码编码器码编码器将将 0 9 十个十十个十进制数转换为二进制进制数转换为二进制代码的电路。又称代码的电路。又称十十进制编码器进制编码器。 I0省略不画省略不画输出输出 4 位位二进制代码二进制代码原码输出原码输出A1A2A3A4A5A6A7Y0Y1Y2A8A9Y3100110000000000001010000000011100010000000011000010000001010000010000000

22、10000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3A9A8A7A6A5A4A3A2A1A0输出输出输入输入10 线线 4 线线编码器编码器被编信号被编信号高电平有效高电平有效2. 2. 二十进制普通编码器二十进制普通编码器CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二二 - - 十进制优先编码器十进制优先编码器 74LS147I9 = 1，I8 = 0 时时，不论不论 I0 I7 为为 0 还是还是 1，电路只，电路只对对 I8 进行编进行编码，输出反码码，输出反码

23、0111。反码输出反码输出被编信号输入，被编信号输入，( (省省略了略了 I0) )，低电平有效。，低电平有效。0111111111110101111111110001111111101101111110010111110100111100001110111010011001111111111111Y0Y1Y2Y3A9A8A7A6A5A4A3A2A1输出输出输入输入 I9 = 0 时时，不论其他，不论其他 Ii 为为 0 还是还是 1，电路只，电路只对对 I9 进行进行编码编码，输出，输出 Y3Y2Y1Y0 = 0110，为反码，其原码为，为反码，其原码为 1001。1110100110011

24、11111111111无编码请求无编码请求Y3Y2Y1Y0=1111依依次次类类推推74LS147A8A1A2A3A4A5A6A7Y0Y1Y2Y3A9被编信号优先级别从高到低被编信号优先级别从高到低依次为依次为 A9、A8、A7、A6、A5、 A4、A3、A2、A1、A0，输入输出，输入输出信号均为低电平有效。信号均为低电平有效。3.3.优先编码器优先编码器 ( (即即 Priority Priority EncoderEncoder) ) 允许同时输入数个编码信号，并只对其中允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。优先权最高的信号进行编码输出的电路。 用用VH

25、DLVHDL描述描述4 4线线-2-2线优先编码器线优先编码器library ieee;use ieee.std_logic_1164.all; entity encoder is port(a:in std_logic_vector(3 downto 0); y:out std_logic_vector(1 downto 0); eo:out std_logic);end encoder;architecture encoderp of encoder is begin process(a) begin if a(3)=1 then y=11; eo=1; elsif a(2)=1 then

26、 y=10; eo=1; elsif a(1)=1 then y=01; eo=1; elsif a(0)=1 then y=00; eo=1; elsif a=0000 then y=00; eo=0; end if; end process;end encoderp;应用实例应用实例3 3【例【例6-16】 水箱水位监测显示电路设计水箱水位监测显示电路设计 已知一个水箱高已知一个水箱高10米，为了监测水箱水位的变化情米，为了监测水箱水位的变化情况，试设计一个水箱中水面高度监测显示电路。显示分辨率况，试设计一个水箱中水面高度监测显示电路。显示分辨率以整数米（以整数米（m）为单位。）为单位。编

27、码和译码的对应转换真值表编码和译码的对应转换真值表水箱水位监测显示电路原理水箱水位监测显示电路原理图图1T9T 图中图中 为水箱水位监测探头，其给出的数据作为优为水箱水位监测探头，其给出的数据作为优先编码器的输入，优先编码器的输出经非门反相后送给七段显先编码器的输入，优先编码器的输出经非门反相后送给七段显示译码器，译码器输出直接驱动数码管显示水位高度。示译码器，译码器输出直接驱动数码管显示水位高度。数据分配器数据分配器: : 根据地址码的要求，将一路数据根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。分配到指定输出通道上去的电路。Demultiplexer，简称简称DMUXY0DY

28、1Y2Y34 路数据分配器工作示意图路数据分配器工作示意图A1A0一路输入一路输入多路输出多路输出地址码输入地址码输入10Y1 = DD6.3.4 数据分配器数据分配器010110210010YDA AYDA AYDA AYDA A用用VHDL语言描述语言描述1分分4路数据分配器路数据分配器library ieee;use ieee.std_logic_1164.all;entity mux4t1 is port ( s1, s2:in std_logic; datain:in std_logic; a, b, c, d:out std_logic);end mux4t1;architectu

29、re one of mux4t1 issignal s:std_logic_vector( 1 downto 0 );signal dataout:std_logic_vector( 3 downto 0 );begin s dataout dataout dataout dataout dataout = zzzz;end case;end process;a=dataout(0);b=dataout(1);c=dataout(2);d=dataout(3);end architecture one; 下下图是用图是用3线线-8线译码器线译码器74LS138构成的构成的1路路-8路反码路反码

30、或原码输出的数据分配器。图（或原码输出的数据分配器。图（a）是反码输出的数据分）是反码输出的数据分配器，图（配器，图（b）是原码输出的数据分配器，）是原码输出的数据分配器，图（图（b）图（图（a）主要要求：主要要求：理解数据选择器和数据分配器的作用。理解数据选择器和数据分配器的作用。理解常用理解常用数据选择器的逻辑功能及其使用数据选择器的逻辑功能及其使用。掌握用掌握用数据选择器实现组合逻辑电路数据选择器实现组合逻辑电路的方法。的方法。6.3.56.3.5数据选择器数据选择器D0YD1D2D34 选选 1 数据选择器工作示意图数据选择器工作示意图A1A01.1.数据选择器数据选择器数据选择器数据

31、选择器: : 根据地址码的要求，从多路输入信号中根据地址码的要求，从多路输入信号中 选择其中一路输出的电路选择其中一路输出的电路. .又称多路选择器又称多路选择器( (Multiplexer，简称，简称MUX) )或多路开关。或多路开关。多路输入多路输入一路输出一路输出地址码输入地址码输入10Y=D1D1常用常用 2 选选 1、4 选选 1、8 选选 1和和 16 选选 1 等数据选择器。等数据选择器。 数据选择器的输入信号个数数据选择器的输入信号个数 N 与地址与地址码个数码个数 n 的关系为的关系为 N = 2n用用VHDL语言描述语言描述4选选1数据选择器数据选择器library iee

32、e;use ieee.std_logic_1164.all;entity mux41 is port (inp: in std_logic_vector(3 downto 0); a,b:in std_logic; y:out std_logic);end entity mux41;architecture art of mux41 is signal sel:std_logic_vector(1 downto 0); Begin sel=b&a; process(inp,sel) is begin if (sel=00) then y=inp(0); elsif (sel=01) then

33、y=inp(1); elsif (sel=10) then y=inp(2); else yB)Y(AB)Y(A=B)00001010101010011001ABAABABBY(AB) BAABBABAYBABAYBAAAY=+=)=(=)( 2.2.多位数值比较器多位数值比较器可利用可利用 1 位数值比较器构成位数值比较器构成比较原理：从最高位开始逐步向低位进行比较。比较原理：从最高位开始逐步向低位进行比较。例如例如 比较比较 A = A3A2A1A0 和和 B = B3B2B1B0 的大小：的大小： 若若 A3 B3，则，则 A B；若；若 A3 B3，则，则 A B2，则，则 A B；若

34、；若 A2 B2，则，则 A B；若；若 A2 = B2，则再去比较更低位。，则再去比较更低位。 依次类推，直至最低位比较结束。依次类推，直至最低位比较结束。 图为图为4位数值比较器位数值比较器74LS85的逻辑能示意图，图中的逻辑能示意图，图中 和和 为两组相比较的为两组相比较的4位二进制数的位二进制数的输入端输入端 ， 和和 为级联输入端为级联输入端， 和和 为比较结果输出端。为比较结果输出端。3210AAAA、3210BBBB、()()A BA BII、()A BI()()A BA BFF,74LS85的逻辑的逻辑符号符号图图74LS85的功能表的功能表应用实例应用实例6 【例例6-21

35、6-21】两路数字温度监测比较电路两路数字温度监测比较电路 当当A 路监测到的温度高于路监测到的温度高于B 路监测到的温度时绿灯亮，当路监测到的温度时绿灯亮，当A 路监测到的路监测到的温度低于温度低于 B路监测到的温度时红灯亮，两路监测到的温度相等黄灯亮。路监测到的温度时红灯亮，两路监测到的温度相等黄灯亮。主要要求：主要要求： 掌握常用掌握常用MSI组合逻辑电路的设计与分析。组合逻辑电路的设计与分析。6.4 6.4 采用采用MSIMSI的组合逻辑电路的分析与设计的组合逻辑电路的分析与设计掌握掌握MSI组合逻辑电路设计的比较法、扩展法组合逻辑电路设计的比较法、扩展法和降维图法。和降维图法。6.4

36、.1中规模集成器件构成的组合电路的设计中规模集成器件构成的组合电路的设计基本步骤基本步骤根据题意列真值表；根据题意列真值表； (2) (2) 由真值表写逻辑函数表达式，将要实现的逻辑函数表达式变换成由真值表写逻辑函数表达式，将要实现的逻辑函数表达式变换成与所用中规模集成器件逻辑函数表达式相似的形式，比较逻辑函数表与所用中规模集成器件逻辑函数表达式相似的形式，比较逻辑函数表达式（比较法）；逻辑函数比较可能出现下列几种情况：达式（比较法）；逻辑函数比较可能出现下列几种情况： 若要实现的组合逻辑函数表达式与某种中规模集成器件的逻若要实现的组合逻辑函数表达式与某种中规模集成器件的逻辑函数表达式形式上完

37、全一致，则可选用该种器件实现设计；辑函数表达式形式上完全一致，则可选用该种器件实现设计； 若要实现的组合逻辑函数表达式是某种中规模集成器件的逻若要实现的组合逻辑函数表达式是某种中规模集成器件的逻辑函数表达式的一部分，则只需对器件多余的输入端作适当处理辑函数表达式的一部分，则只需对器件多余的输入端作适当处理(接接1或接或接0)即可。即可。 若要实现的组合逻辑函数的变量比某种中规模集成器件的输若要实现的组合逻辑函数的变量比某种中规模集成器件的输入变量多，则可通过扩展法或降维的方法来实现设计。入变量多，则可通过扩展法或降维的方法来实现设计。(3) (3) 根据比较结果，画出逻辑电路图。根据比较结果，

38、画出逻辑电路图。1 1用具有用具有n n 个地址输入端的中规模集成器件实现个地址输入端的中规模集成器件实现 n n变量逻辑函数变量逻辑函数（1）用译码器设计组合逻辑电路）用译码器设计组合逻辑电路 由于二进制译码器的输出端能提供输入变量的全部由于二进制译码器的输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。辑函数。 当译码器输出低电平有效时，选用与非门；当译码器输出低电平有效时，选用与非门； 当译码器输出高电平有

39、效时，选用或门当译码器输出高电平有效时，选用或门。【例【例6-22】 试用试用3线线-8线译码器线译码器74LS138和门电路实现和门电路实现下列多输出逻辑函数：下列多输出逻辑函数：123FACABCABCFABCABCBCFAABC解：解： 将将13FF化为最小项之和形式化为最小项之和形式1345621347334576FACABCABCABCABCABCABCmmmmFABCABCBCABCABCABCABCmmmmFAABCABCABCABCABCABCmmmmm210AAABAC，07mmiY 令令，将，将用译码器的输出用译码器的输出表示，因此有表示，因此有 1345634562134

40、7134733456734567Fm m m mY Y Y YFm m m mY Y Y YFm m m m mY Y Y Y Y 根据上式式可画出根据上式式可画出13FF的逻辑电路图。的逻辑电路图。（2 2）用数据选择器实现组合逻辑函数）用数据选择器实现组合逻辑函数 由于数据选择器在输入数据全部为由于数据选择器在输入数据全部为 1 时，输出为时，输出为地址输入变量全体最小项的和。地址输入变量全体最小项的和。 例如例如 4 选选 1 数据选择器的输出数据选择器的输出Y = m0 D0 + m1 D1+ m2 D2+ m3 D3 当当 D0 = D1 = D2 = D3 = 1 时，时，Y =

41、m0 + m1+ m2 + m3 。 当当 D0 D3 为为 0、1 的不同组合时，的不同组合时，Y 可输出不同的可输出不同的 最小项表达式。最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，而任何一个逻辑函数都可表示成最小项表达式，当逻辑函数的变量个数和数据选择器的地址当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接输入变量个数相同时，可直接将逻辑函数输入变将逻辑函数输入变量有序地接数据选择器的地址输入端。量有序地接数据选择器的地址输入端。因此因此用数据选择器可实现任何组合逻辑函数用数据选择器可实现任何组合逻辑函数。 CT74LS151 有有 A2、A1 、A0 三个地

42、址输入端，三个地址输入端，正好用以输入三变量正好用以输入三变量 A、B、C 。 例例 试用数据选择器实现函数试用数据选择器实现函数 Y = AB + AC + BC 。该题可用代数法或卡诺图法求解。该题可用代数法或卡诺图法求解。Y为三变量函数为三变量函数 ，故选用故选用 8 选选 1 数据选择器，现数据选择器，现选用选用 74LS151。代代 数数 法法 求求 解解解：解：( (2) )写出逻辑函数的写出逻辑函数的最小项表达式最小项表达式Y = AB + AC + BC = ABC + ABC + ABC + ABC( (3) ) 写出数据选择器的输出表达式写出数据选择器的输出表达式Y= A2

43、A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 + A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A1A0D7( (4) )比较比较 Y 和和 Y两式中最小项的对应关系两式中最小项的对应关系( (1) )选择数据选择器选择数据选择器令令 A = A2 ，B = A1 ，C = A0则则 Y= ABCD0 + ABCD1 + ABCD2 + ABCD3 + ABCD4 + ABCD5 + ABCD6 + ABCD7ABCABCABCABCABCABCABCABC+ 为使为使 Y = Y，应令，应令D0 = D1 = D2 = D4= 0D3

44、 = D5 = D6 = D7 = 1( (5) )画连线图画连线图74LS151A2A1A0D0D7D6D5D4D3D2D1STYYYABC1即可得输出函数即可得输出函数D0D2D1D4D7D6D5D31( (1) )选择数据选择器选择数据选择器选用选用 74LS151( (2) )画出画出 Y 和数据选择器输出和数据选择器输出 Y 的卡诺图的卡诺图( (3) )比较逻辑函数比较逻辑函数 Y 和和 Y 的卡诺图的卡诺图设设 Y = Y 、A = A2、B = A1、C = A0对比两张卡诺图后得对比两张卡诺图后得D0 = D1 = D2 = D4 = 0D3 = D5 = D6 = D7 =

45、 1( (4) )画连线图画连线图ABC0100 01 11 10 1 1 1 1 0 0 0 0Y的的卡卡诺诺图图A2A1A00100 01 11 10 D6 D7D5 D3 D0 D1 D2 D4 Y 的的 卡卡 诺诺 图图 1 1 1 1 D6 D7D5 D3卡卡 诺诺 图图 法法 求求 解解解：解：与代数法所得图相同与代数法所得图相同nm()mn2用具有用具有个地址输入端的数据选择器实现个地址输入端的数据选择器实现变量逻辑变量逻辑函数函数（1）用两片）用两片 n个地址输入端的数据选择器实现个地址输入端的数据选择器实现 m变量逻辑变量逻辑函数函数（扩展法）（扩展法）【例例6-24】 用双

46、用双4选选1数据选择器数据选择器74LSl53和少量逻辑门实现和少量逻辑门实现逻辑函数逻辑函数。FABAC解：先将解：先将74LSl53扩展成扩展成8选选l数据选择器，再用数据选择器，再用8选选1数据选数据选择器设计电路。择器设计电路。 写出逻辑函数写出逻辑函数 的标准与的标准与-或表达式或表达式02357FABACABCABCABCABCABCmmmmm 写出数据选择器输出逻辑函数写出数据选择器输出逻辑函数 的表达式，的表达式，1001011021031001011021032100101102103210010110210300112233405162121(1111)2(2222)(11

47、11)(2222)(1111)(222YYYST A ADA ADA ADA ADST A ADA ADA ADA A DAA ADA ADA ADA ADAA ADA ADA ADA ADmDmDmDmDmDmDmDm7300112233445566772)Dm Dm Dm Dm Dm Dm Dm Dm D 画出画出 和和 的卡诺图，如图所示，的卡诺图，如图所示， (a) 的卡诺图；的卡诺图； (b) 的卡诺图的卡诺图210AABACA、FY1460235701DDDDDDDD，比较和两个卡诺图可得 画逻辑图。根据上式可画出图（画逻辑图。根据上式可画出图（b）所示的逻辑图）所示的逻辑图（b）

48、210AABACA、FY1460235701DDDDDDDD，比较和两个卡诺图可得 画逻辑图。根据上式可画出图（画逻辑图。根据上式可画出图（b）所示的逻辑图）所示的逻辑图（b）（2）用具有用具有 n个地址输入端的数据选择器实现个地址输入端的数据选择器实现 m变量逻辑变量逻辑函数函数（代数法）（代数法）【例例6-25】 用一个用一个4选选1数据选择器（数据选择器（1/2 74LSl53）和门电路）和门电路实现逻辑函数。实现逻辑函数。FABAC解：解： 写出逻辑函数写出逻辑函数 的与的与-或表达式或表达式()FABACABCABCABCABCABCABCAB CCABCABC 写出写出4选选1数据

49、选择器输出逻辑函数数据选择器输出逻辑函数Y的表达式的表达式 10010110210310010110210311(1111)1111YST A ADA ADA ADA ADA ADA ADA ADA AD 比较比较 和和 两式两式10AABA、1FYF1Y可得可得 ，且，且设设012311111DCDDCDC 画逻辑图。根据上式可画出图所示的逻辑图画逻辑图。根据上式可画出图所示的逻辑图（3）用具有用具有 n个地址输入端的数据选择器实现个地址输入端的数据选择器实现 m变量逻变量逻辑函数辑函数（降维图）（降维图） 一般将卡诺图的变量数称为该图的维数。如果把某些一般将卡诺图的变量数称为该图的维数。如

50、果把某些变量也作为卡诺图小方格内的值，则会减少卡诺图的维数，变量也作为卡诺图小方格内的值，则会减少卡诺图的维数，这种卡诺图称为降维卡诺图，简称降维图。作为降维图小这种卡诺图称为降维卡诺图，简称降维图。作为降维图小方格中的值的那些变量称为记图变量，每一个记图变量均方格中的值的那些变量称为记图变量，每一个记图变量均可由表达式可由表达式xFxG 来描述，其中记图变量为来描述，其中记图变量为 x。对于原卡诺图。对于原卡诺图(或降维图或降维图)中，当中，当 x=0 时，原图单元值为时，原图单元值为F ，X=1 时，原时，原图单元值为图单元值为G ，则在新的降维图对应单元中填入子函，则在新的降维图对应单元

51、中填入子函数数 。其中。其中 F和和G 可以为可以为0，可以为，可以为1，可以为某，可以为某另一变量，也可以为某一函数。另一变量，也可以为某一函数。xFxG【例例6-26】分别用一片分别用一片8选数据选择器和一片选数据选择器和一片4选数据选选数据选择器实现以下函数择器实现以下函数FACABDABCDABC D解：解： 作出作出 的卡诺图和降维图，如图中的卡诺图和降维图，如图中(a)、(b)、(c)所示，所示，其中把其中把 D和和C 分别作为分别作为3变量降维图和变量降维图和2变量降维图的记图变量降维图的记图变量。变量。画出画出8选选1和和4选选1数据选择器卡诺图数据选择器卡诺图 将函数降维图将

52、函数降维图(b)和和(c)分别与分别与8选选1和和4选选1数据选择器卡诺数据选择器卡诺图比较可得：图比较可得：0571324601DDDDDDDDDD0123DCDDCCDDC DDCD采用采用8选选1数据选择器时数据选择器时采用采用4选选1数据选择器时数据选择器时 由上两式分别画出逻辑电路，如图所示。由上两式分别画出逻辑电路，如图所示。(a)用用8选选1数据选择器实现数据选择器实现 (b) 用用4选选1数据选择器实数据选择器实6.4.2 中规模集成器件构成的组合电路的分析中规模集成器件构成的组合电路的分析基本分析步骤如下：基本分析步骤如下：（1）对给定的逻辑电路图加以分析，根据电路的）对给定的逻辑电路图加以分析，根据电路的复杂程度和器件类型，将电路划分为一个或多个逻辑复杂程度和器件类型，将电路划分为一个或多个逻辑功能块；功能块；（2）写出功能块的逻辑函数表达式；）写出功能块的逻辑函数表达式；（3）由