第4章 数字集成电路

1、第四章第四章 数字集成电路数字集成电路4.1 4.1 逻辑代数运算规则逻辑代数运算规则逻辑代数运算法则逻辑代数运算法则在逻辑代数中，用在逻辑代数中，用 “1 1” 、“0 0” 表示两种状态表示两种状态普通代数表示普通代数表示数量关系数量关系逻辑代数表示逻辑代数表示逻辑关系逻辑关系逻辑代数中基本运算逻辑代数中基本运算逻辑乘（逻辑乘（“与与”运算）运算） 逻辑加（逻辑加（“或或”运算）运算） 求求 反（反（“非非”运算）运算） 返回目录返回目录0 0=0 1=1 0=01 1=10+0=00+1=1+0=1+1=11001 由三种基本的逻辑运算关系由三种基本的逻辑运算关系得以下运算结论得以下运算

2、结论返回目录返回目录1.基本运算法则基本运算法则1. A 0 =0 A=0 2. A 1=1 A=A0 A 3. A A=A1 A A A 4.0A AA A 5. A+0=A 0 A 返回目录返回目录1 A 7.7. A+ A = A6. A+1=18.1 AAAA A A AA 9.返回目录返回目录普通代数能否写成这种形式？交换律交换律结合律结合律分配律分配律10. A+B=B+A11. A B=B A13. A+B+C=A+ ( B+C ) =(A+B)+C12. ABC=(AB) C =A (BC) 14. A(B+C)=AB+AC15. A+BC=(A+B)(A+C)2.运算规律运算

3、规律返回目录返回目录16. A（A+B）=A证明：证明： A（A+B）=AAABAAB A（1B）A吸收律吸收律17.ABBAA )(18.AABA 19.BABAA 20.ABAAB 返回目录返回目录证明：证明：()()AABAA ABAB吸收律（摩根定律）吸收律（摩根定律）21.ABABA )(BAAB 22.证明：证明：AAABBAABBBAABAABABA )()(23.ABA B返回目录返回目录4.2 4.2 逻辑函数的表示和化简逻辑函数的表示和化简逻辑函数逻辑函数 Y Y（A A、B B、C C ）A、B、C 是是输入变量输入变量，Y 是是输出变量输出变量。字母上无反号的叫字母上无

4、反号的叫原变量原变量，有反号的叫，有反号的叫反变量反变量。任何一件具体事物的因果关系都可以用一个逻辑函数描述任何一件具体事物的因果关系都可以用一个逻辑函数描述逻辑函数常用逻辑函数常用等方法描述等方法描述逻辑状态表逻辑状态表逻辑式逻辑式逻辑图逻辑图卡诺图卡诺图返回目录返回目录举重裁判电路举重裁判电路BC A Y主裁判控主裁判控制按钮制按钮副裁判控副裁判控制按钮制按钮只有当主裁判按下按钮只有当主裁判按下按钮A ，同时至少有一名副裁判，同时至少有一名副裁判按下按钮按下按钮B 或或C 时，指示灯时，指示灯Y 才会亮。才会亮。指示灯指示灯Y 的状态是按钮的状态是按钮A、B、C 状态的函数状态的函数A1、

5、B1、C1 表示三个按钮按下的状态，表示三个按钮按下的状态，A0、B0、C0 表示三个按钮没有按下的状态，表示三个按钮没有按下的状态，Y Y1 1 指示灯亮，指示灯亮，Y Y0 0 表示指示灯不亮。表示指示灯不亮。Y（A、B、C）返回目录返回目录4.2.1 4.2.1 逻辑函数的表示方法逻辑函数的表示方法一、逻辑真值表一、逻辑真值表以表格的形式表示输入、输出变量的逻辑状态关系以表格的形式表示输入、输出变量的逻辑状态关系举重裁判电路的逻辑状态表举重裁判电路的逻辑状态表 输入输入 输出输出 YA B C0 0 0 00 0 1 00 1 0 00 1 1 0 1 0 0 01 0 1 11 1 0

6、 11 1 1 1 二、逻辑函数式二、逻辑函数式 用用 “与与”、 “或或” 、“非非” 等逻辑运算的组合式，等逻辑运算的组合式，表示逻辑函数的输入与输出的关系的逻辑状态关系。表示逻辑函数的输入与输出的关系的逻辑状态关系。BC A Y举重裁判电路的逻辑函数式举重裁判电路的逻辑函数式YA（B +C）返回目录返回目录三、逻辑图三、逻辑图 用用 “与与”、 “或或” 、“非非” 等相应的逻辑符号表示函等相应的逻辑符号表示函数关系数关系YA（B +C）或门，实现或门，实现 Y1 B +C&1ABCYY1与门，实现与门，实现 Y Y1 A返回目录返回目录4.2.2 4.2.2 逻辑函数的化简逻辑

7、函数的化简1. 1. 应用逻辑代数运算法则化简应用逻辑代数运算法则化简(1) (1) 并项法并项法应用应用ABAAB和和1 AA例例： 试用并项法下列逻辑函数：试用并项法下列逻辑函数：CDBACDBAY1CDABAACDBAY2CBCACBAY3BCDDCBDBCDCBY4返回目录返回目录ACDBCDBACDBACDBAY)(1解：解：CDBCDBACDBACDABAACDBAY)()( 2CCBACBACBACBACBACBACBCACBAY)()()()( )(3BDCBDCBCDDCBDCDCBBCDDCBDBCDCBY)()( )()( 4返回目录返回目录(2) 配项法配项法应用应用)

8、,(AABB将将AA与某乘积项相乘，后展开，合并化简与某乘积项相乘，后展开，合并化简如如：CAABBCACABCBACABCAABAACBCAABCBCAABY)1 ()1 ( )(返回目录返回目录（3 3）吸收法）吸收法利用利用AABA可将可将AB项消去。项消去。如如：ADADADBCBAADABDCBAY)( )(1ABDCDCABABDCABABDCABABY)( )(2返回目录返回目录（4 4）消项法）消项法利用利用CAABBCCAAB将将BC项消去项消去如：如：EBADCBAEDCEBADCBAEDCEBADCBAY )()()( )(返回目录返回目录（5 5）消因子法）消因子法利用

9、利用BABAA将将BA中的因子中的因子A消去。消去。如：如：ACBABCBY1CBCDACBCDAACBACDAAY )( 2返回目录返回目录（6） 加项法加项法利用利用AAA加入相同项后，合并化简。加入相同项后，合并化简。如：如：ACBCBBACAABCABCCBABCAABCCBABCAABCY )()( 返回目录返回目录4.3 集成门电路集成门电路v与门与门v或门或门v非门非门v与非门与非门v或非门或非门v异或门异或门&ABY=AB1ABY=A+BYA1A&ABYAB 1ABYAB=1ABYABABAB4.3.1 TTL4.3.1 TTL门电路门电路TTLTTL是一种集成

10、门电路是一种集成门电路 1, TTL 1, TTL “与非与非” 门电路门电路+5VYR4R2R13kT2R5R3T3T4T1T5ABC750 3k360 100 返回目录返回目录1.1.输入端不全为输入端不全为 “1 1”的情况的情况YR4R2R13k T2R5R3T3T4T1T5AB750 3k360 100 C0.3V1V电位接近电源电压使电位接近电源电压使 T T3 3 ，T T4 4导通导通输出端电位输出端电位3.6VV7 . 07 . 05Y V截止截止负载负载拉电流拉电流该电压不足以该电压不足以使使T T2 2、T T5 5导通导通+Ucc(+5v)2. 2. 输入端全为输入端全

11、为 “1 1”的情况的情况YR4R2R13kT2R5R3T3T4T1T5ABC750 3k360 100 全接高电全接高电平平 “3V3V”导通钳位在钳位在2.1V2.1V约约1V1V截止截止负载门负载门灌电流灌电流输出端电位输出端电位3V. 0YV3V3V3V+Ucc(+5v)导通导通两种实际的两种实际的TTLTTL” 与非与非“门芯片门芯片213 4 5 6 7891011121314CT74LS20(4CT74LS20(4输入输入2 2门门) )213 4 5 6 7891011121314CT74LS00(2CT74LS00(2输入输入4 4门门) )返回目录返回目录TTL TTL “

12、与非与非” 门的特性及技术参数门的特性及技术参数 1. TTL 1. TTL “与非与非” 门的电压传输特性门的电压传输特性)(IoUfU BCA123V/OUV/IU1234返回目返回目录录2. 2. 输出高电平电压输出高电平电压UOH和输出低电平电压和输出低电平电压 UOL123/VOUV/IU1234BDACE输出高电平电压输出高电平电压 U UOHOH对应于对应于AB AB 段输出电压段输出电压输出低电平电压输出低电平电压 U UOLOL对对应于应于DE DE 段输出电压段输出电压 0.4V 2.4VOLOHUU通用通用TTL TTL “与非与非” 门门典型值典型值 0.3V 3.4V

13、OLOHUU返回目录返回目录2. 2. 开门电平开门电平UON和关门电平和关门电平 UOFF123/VOUV/IU1234BDACE开门电平开门电平 U UONON是指是指输出电平刚下降到输出电平刚下降到输出低电平的上限输出低电平的上限值时的输入电压值时的输入电压典型值典型值0 81 8OFFON. V . V UU返回目录返回目录关门电平关门电平 U UOFFOFF是指输出电平是指输出电平刚上升到输出高电平的下刚上升到输出高电平的下限值时的输入电平。限值时的输入电平。OLUNLUOFFUBCAV/IU123V/OU12343.3.噪声容限电压噪声容限电压 低电平噪声容限电压低电平噪声容限电压

14、 UNL在保证输出的高电平电压不低于额定值在保证输出的高电平电压不低于额定值9090的条件下所的条件下所容许叠加在输入低电平上的最大噪声（或干扰）电压。容许叠加在输入低电平上的最大噪声（或干扰）电压。NLOFFOLUUU返回目录返回目录NHUONUO HUBCA3.3.噪声容限电压噪声容限电压 高电平噪声容限电压高电平噪声容限电压 UNH在保证输出的低电平电压的条件下所容许叠加在输入高在保证输出的低电平电压的条件下所容许叠加在输入高电平（极性和输入信号相反）的最大噪声（干扰）电压电平（极性和输入信号相反）的最大噪声（干扰）电压NHOHONUUU123V/OUV/IU1234返回目录返回目录例如

15、：例如：设设TTL TTL “与非与非” 门的数据为门的数据为27040916OHOLOFFON. V, . V, . V, . V;UUUU则：则： V5 . 04 . 09 . 0NLUV1 . 16 . 17 . 2NHU返回目录返回目录5 5。扇出系数。扇出系数NO指一个指一个 “与非与非” 门能带同类门的最大数目，表示带负载能门能带同类门的最大数目，表示带负载能力力G G2 2G G3 3G GN NG G1 18ON对对TTL TTL “与非与非”门门ON返回目录返回目录6. 平均传输延迟时间平均传输延迟时间tuiotuoo50%50%tpd1tpd2平均传输延迟时间平均传输延迟时

16、间)(212pd1pdpdttt注意注意：此值愈小愈好此值愈小愈好上升延迟时间上升延迟时间下降延迟时间下降延迟时间返回目录返回目录2. 2. 三态输出三态输出 “与非与非” 门电路门电路YR4R2R1T2R5R3T3T4T1T5ABUCCDE输入端输入端使能端使能端输出端输出端返回目录返回目录图形符号图形符号&ABYE2. 2. 三态输出三态输出 “与非与非” 门电路门电路R4R2R1T2R5R3T3T4T1T5DABE1YUCC截止截止决定于决定于A A、B B的状态，实的状态，实现现 “与非与非” 逻辑关系逻辑关系工作原理工作原理返回目录返回目录R4R2R1T2R5R3T3T4T1

17、T5DABE 0YUCC1V截止截止1V截止截止输出端处于高输出端处于高阻状态，相当阻状态，相当于开路状态于开路状态工作原理工作原理E高电高电平时平时高阻高阻状态状态返回目录返回目录E1E2E3总线（母线）总线（母线）三态门主要作为三态门主要作为TTL电路电路 与与总线总线间的间的接口电路接口电路用途：用途：此时接受此时接受G G2 2的的输出。输出。 G G1 1 、G G3 3呈高阻状态呈高阻状态返回目录返回目录 控制端控制端E E 输入端输入端 输出端输出端Y Y A B 1 0 0 1 1 0 1 0 1 1 1 1 0 0 X X 高阻高阻三态输出三态输出 “与非与非” 门的逻辑状态

18、表门的逻辑状态表返回目录返回目录4.3.2 4.3.2 CMOS 门电路门电路1 1。CMOS “非非” 门电路门电路UDDST2DT1AYSDN 沟道沟道P 沟道沟道互补对称结构互补对称结构CMOS 电路电路返回目录返回目录工作原理工作原理A0UDDST2DT1YSD截止截止导通导通输出输出 Y1返回目录返回目录工作原理工作原理A1UDDST2DT1YSD导通导通截止截止输出输出 Y0返回目录返回目录2. 2. CMOS “与非与非” 门电路门电路UDDT3T2AYT1BT4N 沟道增强型管沟道增强型管两管串联两管串联驱动管驱动管P 沟道增强型管沟道增强型管两管并联两管并联负载管负载管返回目

19、录返回目录A1UDDT3T2YT1T4B1导通导通电阻很低电阻很低截止截止电阻很高电阻很高12. 2. CMOS “与非与非” 门电路门电路返回目录返回目录A0UDDT3T2YT1T4B1截止截止电阻很高电阻很高导通导通电阻很低电阻很低02. 2. CMOS “与非与非” 门电路门电路返回目录返回目录3. 3. CMOS “或非或非” 门电路门电路UDDT3T2AT1T4BN 沟道增强型管沟道增强型管两管并联两管并联驱动管驱动管P 沟道增强型管沟道增强型管两管串联两管串联负载管负载管返回目录返回目录UDDT3T2T1T4A0B0截止截止导通导通Y13. 3. CMOS “或非或非” 门电路门电

20、路返回目录返回目录UDDT3T2T1T4A0B1截止截止导通导通Y03. 3. CMOS “或非或非” 门电路门电路返回目录返回目录4. 4. CMOS 传输门电路传输门电路UDDT1T2uIuOCCSSDD控制极控制极控制极控制极10传输门导通传输门导通uO uI返回目录返回目录4. 4. CMOS 传输门电路传输门电路UDDT1T2uIuOCCSSDD控制极控制极控制极控制极01传输门不导通传输门不导通uO uI关系不存在关系不存在返回目录返回目录uIuOCCTG1与与“非非”门组成门组成的的开关电路开关电路 uIuOCCTGCMOS 传输门电路传输门电路 图形符号图形符号返回目录返回目录

21、CMOS电路电路的优点的优点、静态功耗小（只有、静态功耗小（只有0。01mW) 。、允许电源电压范围宽（、允许电源电压范围宽（3 18V）。）。3、扇出系数大，抗噪容限大。、扇出系数大，抗噪容限大。CMOS电路电路的缺点的缺点2、集成度较低、集成度较低、制造工艺复杂。、制造工艺复杂。 返回目录返回目录4.4 4.4 组合逻辑电路组合逻辑电路 组合电路的组合电路的 综合（或称为设计）的工作综合（或称为设计）的工作是要求设计者按照给定的具体逻辑要求设计出最简单的逻辑电路。是要求设计者按照给定的具体逻辑要求设计出最简单的逻辑电路。综合组合电路的步骤：综合组合电路的步骤：逻辑逻辑要求要求逻辑逻辑状态表

22、状态表逻辑式逻辑式运用逻辑运用逻辑代数化简代数化简逻辑图逻辑图返回目录返回目录例：例：旅客列车分特快、直快和普快，并依此为优先旅客列车分特快、直快和普快，并依此为优先通行次序。某站在同一时间只能有一趟列车从车站通行次序。某站在同一时间只能有一趟列车从车站开出，即只能给出一个开车信号，试画出满足上述开出，即只能给出一个开车信号，试画出满足上述要求的逻辑电路。要求的逻辑电路。 设设A、B、C 分别代表特快、直快、普快分别代表特快、直快、普快 开车信号分别为开车信号分别为YA、 YB 、 YC返回目录返回目录CBAY CBCACBAYBABCCABCBACBAYA解：解：由题中给出的逻辑要求，列逻辑

23、状态表由题中给出的逻辑要求，列逻辑状态表 0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 YC 0 0 0 0 1 1 1 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 YB YA C B A 返回目录返回目录对已写出的函数式化简对已写出的函数式化简AABBAABCCABCBACBAY ABABCACBAYBCBAY C&ACCYBYAYB返回目录返回目录例：例：有三个输入变量有三个输入变量A、B、C，当输入端有偶数个，当输入端有偶数个1时，给出一个指示信号，试用与非门实现。时，给出一个指示信号，试用与非门实现。解：

24、解：根据要求写出逻辑状态表根据要求写出逻辑状态表 A B C Y 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 0返回目录返回目录规定：输入有偶数个1时，输出用高电平表示CABCBABCAY题中要求用与非门实现题中要求用与非门实现 将上式进行变换成将上式进行变换成与非式与非式根据直值表，可写出如下的函数式根据直值表，可写出如下的函数式CABCBABCACABCBABCACABCBABCAY 返回目录返回目录CABCBABCAY根据上面的逻辑函数式，画出逻辑图。根据上面的逻辑函数式，画出逻辑图。&BY&

25、BCACBACABA返回目录返回目录C4.4.2 4.4.2 加法器加法器数制数制1. 1. 二进制二进制二进制数可用二进制数可用iiKB2表示；表示；N进制数可用进制数可用iiNKN表示；表示；第第 位系数位系数i基数基数权权十进制数可用十进制数可用iiKD10表示；表示；如：如：2101222121212021)11.101(2. 2. 八进制八进制 iiKO82101O81848783)41.37(3. 3. 十六进制十六进制 iiKH16十六进制记数码：十六进制记数码：1、2、3、4、5、6、7、8、9、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)(4E6)H

26、=4 162+14 161+6 160=(1254)D返回目录返回目录二进制与十进制间的转换二进制与十进制间的转换D01234B)27(2121202121)11011(二进制二进制十进制十进制十进制十进制二进制二进制0011223344D22222)27(ddddd如何来确定如何来确定04 dd返回目录返回目录0011223344D22222)27(ddddd27132余余)( 10d62余余)( 11d32余余)( 02d12余余)( 13d20余余)( 14d确定确定 的方法的方法dBB01234D)11011()( )27(ddddd返回目录返回目录请思考：请思考：二进制二进制八进制八

27、进制十六进制十六进制二进制二进制如何转换？如何转换？返回目录返回目录1. 半加器半加器“半加半加” 就是求本位和，不考虑低位进来的进位数。就是求本位和，不考虑低位进来的进位数。 BA 半加和半加和0 001 010 111 10 1进位进位返回目录返回目录半加器逻辑状态表半加器逻辑状态表 A B C S 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0逻辑式逻辑式BABABASABABCSCABCO半加器符号半加器符号&1ABSC逻辑图逻辑图返回目录返回目录2. 2. 全加器全加器 在多位数相加时，两个待加数在多位数相加时，两个待加数 和和 还要还要考虑来自低位的进位数考

28、虑来自低位的进位数 ，由此得出本位和数，由此得出本位和数（全加和数）（全加和数） 和进位数和进位数iAiB1iCiSiC 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 iAiB1iCiCiS全加器逻辑状态表全加器逻辑状态表1)()(iiiiiiiiiiiCBABACBABASiiiiiiiiBACBABAC1)(iiiiiiBABABASiiiiBABAS11iiiCSCSSiiiiBASCC1半加和：半加和：所以：所以：根据逻辑状态表，写出逻辑函数式根据逻辑状态表，写出逻辑函数式

29、返回目录返回目录逻辑图逻辑图 1iAiB1iCiCiSCOCO逻辑符号逻辑符号iAiB1iCiSiCCOCI返回目录返回目录思考题思考题：试说明试说明2111011111各式的含义各式的含义返回目录返回目录4.4.3 4.4.3 编码器、译码器及数字显示编码器、译码器及数字显示编码：编码：用数字或某种文字和符号来用数字或某种文字和符号来 表示某一对象或信号的过程。表示某一对象或信号的过程。1.1.二进制编码器二进制编码器二进制编码器是将某种信号编成二进制代码的电路二进制编码器是将某种信号编成二进制代码的电路例：将将76543210,IIIIIIII八个输入信号八个输入信号编成对应的二进制代码输

30、出。编成对应的二进制代码输出。返回目录返回目录 确定二进制代码的位数确定二进制代码的位数因为输入有八个信号，所以输出的是三位二进制代码因为输入有八个信号，所以输出的是三位二进制代码3, 82nn 列编码表列编码表 编码表编码表 是把待编码的八个信号和的二进制代码列成的表格是把待编码的八个信号和的二进制代码列成的表格编码表见下页返回目录返回目录三位二进制编码表三位二进制编码表 输入输入 输输 出出 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 返回目录返回目录3. 3. 由编码表写

31、出逻辑式由编码表写出逻辑式7654765476542 IIIIIIIIIIIIY7531753175310 IIIIIIIIIIIIY7632763276321 IIIIIIIIIIIIY返回目录返回目录4.4. 由逻辑式画出逻辑图由逻辑式画出逻辑图11106I7I5I4I3I2I1I2Y1Y0Y6I7I5I4I3I2I1I2Y1Y0Y1111111&返回目录返回目录二十进制编码器是将十进制的十个数码二十进制编码器是将十进制的十个数码 0、1、2、3、4、5、6、7、8、9 编成二进制制代码的电路，编成二进制制代码的电路， 这种代码又称为这种代码又称为BCD码。码。. .确定二进制代码

32、的位数确定二进制代码的位数输入有十个数码，输出应是四位二进制代码。输入有十个数码，输出应是四位二进制代码。输入：输入：I0 I9输出：输出：Y4 Y12.2.列编码表列编码表返回目录返回目录输入输入 Y3 Y2 Y1 Y0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 8421码编码表码编码表返回目录返回目录3. 3. 由编码表写出逻辑式由编码表写出逻辑式9898983IIIIIIY9753197531975310 III

33、IIIIIIIIIIIIY765476542 IIIIIIIIY763276321 IIIIIIIIY返回目录返回目录S S0 0S S1 1S S2 2S S3 3S S4 4S S5 5S S6 6S S7 7S S8 8S S9 90I1I2I3I4I5I6I7I8I9I0Y1Y2Y3YV54. 4. 画逻辑图画逻辑图返回目录返回目录2. 2. 译码器译码器 二进制译码器二进制译码器译码是将二进制代码按其编码时的愿意译码是将二进制代码按其编码时的愿意 译成对应的信号或十进制数码。译成对应的信号或十进制数码。如：如：三位二进制代码三位二进制代码八个对应信号八个对应信号（1）列出译码器的状态

34、表）列出译码器的状态表输出是一组高、低电平信号。输出是一组高、低电平信号。二进制译码器二进制译码器输入是一组二进制代码，输入是一组二进制代码，返回目录返回目录 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 A B C 输输 出出 输入输入76543210YYYYYYYY 三位二进制译码器的状态

35、表三位二进制译码器的状态表返回目录返回目录（2）由状态表写出逻辑式）由状态表写出逻辑式CBAY 1CBAY 4CBAY 2BCAY 3CBAY 0CBAY 5CABY 6ABCY 7（3）由逻辑式画出逻辑图）由逻辑式画出逻辑图返回目录返回目录1Y0Y2Y3Y4Y5Y6Y7YABC11110111111110三位二进制译码器逻辑图三位二进制译码器逻辑图3 3线线8 8线译码器线译码器返回目录返回目录常用的常用的3 3线线8 8线线译码器是译码器是CT74LS138CT74LS138为扩大使用功能，为扩大使用功能， CT74LS138 除了三个输入端外，除了三个输入端外， 增加了使能端增加了使能端

36、S1 、S2 、S3 。当当 S11 且且S2 S3 0 时译码器进行译码工作，时译码器进行译码工作， 不满足此条件，输出端输出高电平。不满足此条件，输出端输出高电平。返回目录返回目录3.3.数字显示数字显示为直观地显示出数字系统的运行状态及工作数据，为直观地显示出数字系统的运行状态及工作数据， 需要用到需要用到数码显示器件数码显示器件（数码管）（数码管）数码显示器件数码显示器件半导体数码管半导体数码管荧光数码管荧光数码管辉光数码管辉光数码管液晶显示器液晶显示器返回目录返回目录1. 半导体数码管半导体数码管(LED 数码管数码管)abcdefga bcdegfabdega bde内部是一个内部

37、是一个结结外加电压外加电压返回目录返回目录2. 2. 七段显示译码器七段显示译码器功能：功能：把把8421二十进制代码译成对应于数码管的十二十进制代码译成对应于数码管的十个字段信号，驱动数码管，显示出相应的十进制数码个字段信号，驱动数码管，显示出相应的十进制数码常用的器件为常用的器件为CT74LS2471Ab c d ef gCCU a2ALTBIRBI3A4A GNDCT74LS247返回目录返回目录1Ab c d ef gCCU a2ALTBIRBI3A4A GNDCT74LS247控制端控制端输入端输入端输出端 试灯输入试灯输入端端1BI0LT0ga灭灯输入端灭灯输入端0BI1ga灭灭0

38、 输入端输入端返回目录返回目录1A2ALT0AV5RBIBI3AabcdefgCT74LS247七段译码器和数码管的联接图七段译码器和数码管的联接图返回目录返回目录触发器按逻辑功能可分为：双稳态触发器、触发器按逻辑功能可分为：双稳态触发器、单稳态触发器、无稳态触发器（多谐振荡单稳态触发器、无稳态触发器（多谐振荡器）。双稳态触发器中又包含器）。双稳态触发器中又包含RSRS触发器、触发器、JKJK触发器、触发器、D D触发器和触发器和T T触发器等。触发器等。 4.5 4.5 集成触发器集成触发器 返回返回触发器是一种具有记忆功能的基本逻辑元触发器是一种具有记忆功能的基本逻辑元件。触发器具有件。触

39、发器具有0 0和和1 1两个稳态，在触发信两个稳态，在触发信号下，可以由一种稳态转换到另一种稳态。号下，可以由一种稳态转换到另一种稳态。输出状态与输出状态与当前输入当前输入、以前输出态以前输出态相关。相关。4.5.4.5.1 R S 触触 发发 器器1.1.基本基本RSRS触发器触发器&G1&G2由两个与非门交叉连接而成由两个与非门交叉连接而成QQDRDS返回返回DSDR0 11 01 10 010不变不变不定不定Q&G1&G2QQDRDS返回返回输入输入SD=0, RD=1 时时若原状态：若原状态：1Q0Q 10101011输出变为：输出变为：0Q1Q &am

40、p;G1&G2QQDRDS返回返回输入输入SD=0, RD=1时时若原状态：若原状态：0Q1Q 00110101输出保持：输出保持：0Q1Q &G1&G2QQDRDS返回返回0, 1DDSR 时，触发器原状态若为时，触发器原状态若为“0”0”，则新状态为则新状态为“1”1”。若原状态为。若原状态为“1”1”，则新状，则新状态仍为态仍为“1”1”。即无论原状态如何，基本。即无论原状态如何，基本RSRS触触发器都输出发器都输出“1 1”，所谓，所谓“置位置位”状态。状态。返回返回0, 1DDRS时时 考虑到电路的对称性，触发器的输出状考虑到电路的对称性，触发器的输出状态应为

41、态应为“0 0”，即所谓，即所谓“复位复位”状态。状态。DRDS直直 接接 复复 位位 端（端（RESET）直直 接接 置置 位位 端（端（SET）低电平有效低电平有效返回返回输入输入RD=1, SD=1时时若原状态：若原状态：10111001输出保持原状态：输出保持原状态：0Q1Q 0Q1Q &G1&G2QQDRDS返回返回输入输入RD=1, SD=1时时若原状态：若原状态：1Q0Q 01110110输出保持原状态：输出保持原状态：1Q0Q &G1&G2QQDRDS返回返回结 论 时，触发器原状态若为时，触发器原状态若为“0”0”，则新状态为则新状态为“0”0

42、”。若原状态为。若原状态为“1”1”，则新状态，则新状态仍为仍为“1”1”。即无论原状态如何，基本。即无论原状态如何，基本RSRS触发器触发器输出都保持原状态不变。输出都保持原状态不变。1, 1DDSR返回返回输入输入RD=0, SD=0时时0011输出全是输出全是1与逻与逻辑功能相矛盾辑功能相矛盾且当且当 同时变为同时变为1时，速度快时，速度快的门输出先变为的门输出先变为0，另一个不变。输，另一个不变。输出状态由偶然因素决定。出状态由偶然因素决定。&G1&G2QQDRDS0DDSR返回返回结 论 输入输入RD=0, SD=0时，基本时，基本RS触发器的输出触发器的输出不定，属

43、于禁止出现的状态。不定，属于禁止出现的状态。 基本基本RS触发器的置位、复位和保持不变的触发器的置位、复位和保持不变的逻辑功能，可实现数码的存储和记忆。由于有逻辑功能，可实现数码的存储和记忆。由于有禁态，所以使用受到一定限制禁态，所以使用受到一定限制 。返回返回图形符号图形符号DRDS低电平有效低电平有效QQ返回返回2.2.可控可控RS触发器触发器（时钟（时钟RS触发器）触发器）&c&dQQDRDS&a&bRS CP时钟信号时钟信号 直接直接复位端复位端 直接直接置位端置位端返回返回 注意注意DRDS （直接复位端）和（直接复位端）和 （直接（直接置位端）可以不

44、受时钟信号的控制置位端）可以不受时钟信号的控制直接给输出直接给输出 复位复位（输出输出0 0） 或或置位置位（输出输出1 1）。一般用于在开始工作时）。一般用于在开始工作时设定初始工作状态设定初始工作状态 ，而在工作过程，而在工作过程中一般不使用中一般不使用 。因为它们都是低电。因为它们都是低电平有效的信号，所以不用时应接高平有效的信号，所以不用时应接高电平。电平。返回返回&c&dQQDRDS&a&bRS CC=0及及R=S=0时时011触发器保持原态触发器保持原态返回返回C=1，R=0、S=1时时1&c&dQQDRDS&a&bR

45、S C0110110新状态是新状态是1 1返回返回C=1，R=1、S=0时时1&c&dQQDRDS&a&bRS C1001011新状态是新状态是0 0返回返回C=1，R=1、S=1时时1&c&dQQDRDS&a&bRS C1100111新状态不定新状态不定返回返回逻辑功能表逻辑功能表RSQn+100Qn01110011不定不定Qn+1 -第第n+1个时钟脉冲到来后的新状态个时钟脉冲到来后的新状态Qn -第第n+1个时钟脉冲到来之前的原状态个时钟脉冲到来之前的原状态返回返回逻逻 辑辑 符符 号号DRDSSRCQQ返回返回例：画出例：

46、画出RS触发器的输出波形触发器的输出波形 。 CRSQQSetReset使输出全为使输出全为1C撤去后撤去后状态不定状态不定返回返回可控可控RSRS触发器的空翻现象触发器的空翻现象10010111010&c&dQQ&a&bC若若C C一直是高电平一直是高电平Q Q的状态会不断翻转，产生空翻现象。的状态会不断翻转，产生空翻现象。返回返回结 论 1. 1. 可控可控RSRS触发器输出的变化发生在触发器输出的变化发生在C C信号高信号高 电平期间电平期间. . 2. 2.仍存在禁止状态（仍存在禁止状态（R=S=1）。返回返回4.5.3 4.5.3 D 触发器触发器DC

47、RDSDQQ返回返回逻辑功能表逻辑功能表D01Qn+101返回返回&e&fQQ&c&d&a&bDCP设原态设原态Q=0并设并设D=11C=0期间，期间，c 、d被锁，输出被锁，输出为为1。00110返回返回1c=1 、d=1反馈到反馈到a、b的输入，的输入，a、b输出输出为为0、1。001111010&e&fQQ&c&d&a&bDCP返回返回C正沿到达正沿到达时时c、d开启，开启，使使c=1，d=0。11110110Q翻转为翻转为101&e&fQQ&c&d&a

48、&bDC返回返回C正沿过后，正沿过后，d=0将将c封封锁锁,并使并使b=1，维持，维持d=0。11001因此以后因此以后C=1期间期间D的变化的变化不影响输不影响输出。出。001&e&fQQ&c&d&a&bDC返回返回vD锁存器的工作方式：锁存器的工作方式：CP0时，时，D输入端数据封锁，输入端数据封锁，D的状态不变；的状态不变；CP1时，时，Qn+1=Dv由于只有由于只有CP1时，时，D的状态才能发生改变，的状态才能发生改变，因而也叫作因而也叫作电平触发电平触发。4.5.3 边沿触发的边沿触发的D触发器触发器CPD正边沿正边沿D触触发器

49、输出发器输出 Q电平触发电平触发D锁锁存器输出存器输出 Q4.5.2 4.5.2 JK触发器触发器从触发器从触发器主触发器主触发器QQQQCCJKSRRDSD1由两个可控由两个可控RSRS触发器触发器和一个非门构成和一个非门构成返回返回SDRDJKC逻辑符号逻辑符号逻辑状态表逻辑状态表J0011K0101Qn+1Qn+1 0 1QnQQ返回返回从触发器从触发器主触发器主触发器QQQQCJKSRRDSD1C=0011SRC=0C=0时，时，若主触发器输出为若主触发器输出为0 0，01则从触发器输出也为则从触发器输出也为0。返回返回若主触发器输出为若主触发器输出为1 1，则从触发器输出也为则从触发

50、器输出也为1 1从触发器从触发器主触发器主触发器QQQQCJKSRRDSD1C=0101SR10返回返回在在C=0C=0期间，从触发器期间，从触发器与主触发器状态一致。与主触发器状态一致。结结 论论返回返回从触发器从触发器主触发器主触发器QQQ QQ QCJKSRRDSD1逻辑功能分析逻辑功能分析(1) J=1, K=1 Q = 0(1) J=1, K=1 Q = 0C=00111101SRC=0,C=0,主触发器状态主触发器状态不变不变从触发器状态也不变从触发器状态也不变且与主触发器状态相且与主触发器状态相同，同，01QJS返回返回RKQ从触发器从触发器主触发器主触发器QQQQCJKSRRD

51、SD1C=10111100SR10C=1主触发器输出主触发器输出Q从从0变为变为1,从触发器不变从触发器不变.返回返回从触发器从触发器主触发器主触发器QQQQCJKSRRDSD1C=01110SR101C=0主触发器输出不变主触发器输出不变, ,从触发器输出变为从触发器输出变为1,1,与主触发器与主触发器状态相同。状态相同。1001返回返回主从结构的主从结构的jk触发器触发器在在c=1时，先把信号存时，先把信号存在主触发器中。在主触发器中。在在C从从1下跳为下跳为0时，时，从触发器输出发生从触发器输出发生状态翻转或保持原状态翻转或保持原状态不变，即下降状态不变，即下降沿触发。沿触发。从触发器从

52、触发器主触发器主触发器QQQQCJKSRRDSD1C=10111100SR10J=K=1时时,每来一每来一个时钟脉冲输出个时钟脉冲输出状态变化一次状态变化一次.即即所谓所谓“计数计数”状态状态.返回返回(2) J=0, K=0 由于主触发器的由于主触发器的R=S=0, 所以所以主触发器的输出状态永远不会变主触发器的输出状态永远不会变化化, 从触发器的输出状态也不会从触发器的输出状态也不会发生变化发生变化,触发器此时为触发器此时为“不变不变”状态状态. 返回返回（3）J=1，K=0从触发器从触发器主触发器主触发器QQQ QQCJKSRR RD DSD1C=110100SR100设原状态为设原状态

53、为“0 0”1当当C=1C=1时时, ,主触发器主触发器先翻转为先翻转为“1”1”，然，然后当后当C=0C=0时，从触发时，从触发器在由器在由0 0翻转为翻转为1 1。返回返回从触发器从触发器主触发器主触发器QQCSRRDSD1C=110100SR01若原状态为若原状态为1 1，则主触发器因，则主触发器因S=0S=0，R=0R=0，C=1C=1时，时，主触发器输出不变，所以主触发器输出不变，所以C=0C=0时，从触发器状态也不变。时，从触发器状态也不变。01即不管原状态如何，当即不管原状态如何，当J=1，K=0时，时钟脉冲时，时钟脉冲过后的新状态为过后的新状态为1。返回返回（4 4）J=0，K

54、=1考虑到电路的对称性，可以知道无论考虑到电路的对称性，可以知道无论原状态如何，下一个状态一定是原状态如何，下一个状态一定是0 0。返回返回JK触发器逻辑转换表JKQnQn+1功能功能00000101保持保持00110100置置011000111置置111110110翻转翻转cJKQ时序图时序图返回返回21.1.5 触发器逻辑功能的转换触发器逻辑功能的转换1. JK触发器转换为触发器转换为D触发器触发器DSDRDJKCQQ1Dn Qn+1 0 0 1 1返回返回2. JK触发器转换为触发器转换为T触发器触发器SDRDJKCQQT T Qn+1 0 Qn 1 Qn返回返回CDQQ3. D触发器转

55、换为触发器转换为 触发器触发器T每来一个脉冲每来一个脉冲Q翻转一次翻转一次返回返回4.6.2 4.6.2 寄存器寄存器用于存放参与运算的数据和运算结果用于存放参与运算的数据和运算结果数码的输入方式有并行和串行之分数码的输入方式有并行和串行之分, ,输出也有并行和串行之分。输出也有并行和串行之分。返回返回并行输入、并行输出：数码从各输入、输出并行输入、并行输出：数码从各输入、输出 端同时输入、输出。端同时输入、输出。串行输入、串行输出：数码从一个输入、输串行输入、串行输出：数码从一个输入、输 出端逐位输入、输出。出端逐位输入、输出。返回返回1. 1. 数码寄存器数码寄存器取出取出清零清零寄存寄存

56、1&1&1&QQQQ2Q1101SDRD010101101Q0并行输入并行输入/输出输出的数码寄存器的数码寄存器返回返回d3d2d1d0DQ寄存寄存清零清零RDQ3Q2Q1Q0由由D触发器构成的并行输入触发器构成的并行输入/输出数码寄存器输出数码寄存器RDRDRDDDDQQQ返回返回2. 移位寄存器移位寄存器即可存放数码又可在移位脉冲控制下依次移动位置即可存放数码又可在移位脉冲控制下依次移动位置.QQJKJKKKJJD数码输入数码输入RD 清零清零移位脉冲移位脉冲CQ3Q2Q1Q0由由JK触发器组成的四位移位寄存器触发器组成的四位移位寄存器返回返回 移位寄存器的状态表移

57、位寄存器的状态表(设寄存的二进制数为设寄存的二进制数为“1011”）CQ3Q2Q1Q00 0 0 0 0 清零清零1 0 0 0 1 左移一位左移一位2 0 0 1 0 左移二位左移二位3 0 1 0 1 左移三位左移三位4 1 0 1 1 左移四位左移四位移位过程移位过程返回返回存放的二进制数码存放的二进制数码1011随时钟脉冲从高随时钟脉冲从高位到低位依次位到低位依次串行串行输入到数据输入端。输入到数据输入端。输出数据时，既可从最高位触发器输出输出数据时，既可从最高位触发器输出端在移位脉冲控制下依次端在移位脉冲控制下依次串行串行输出，也输出，也可以从四个触发器的输出端同时可以从四个触发器的

58、输出端同时并行并行输输出。出。显而易见，并行工作方式的速度较快，显而易见，并行工作方式的速度较快，但需要的输入输出端子数相应较多。但需要的输入输出端子数相应较多。返回返回由由D 触发器组成的四位左移寄存器触发器组成的四位左移寄存器（串行输入、串行（串行输入、串行/并行输出）并行输出） 构成原理：既能左移又能右移。构成原理：既能左移又能右移。 给移位寄存器设置一个控制端如给移位寄存器设置一个控制端如S S，令，令S S0 0 时时左移；左移；S S1 1时右移即可。时右移即可。 集成组件集成组件74LS194就是这样的多功能移位寄存器。就是这样的多功能移位寄存器。 双向移位双向移位寄存器寄存器D

59、0 L LD1 Q Q0 0D2 Q Q1 1D3 Q Q2 2左移左移D1 Q Q2 2D2 Q Q3 3D3 R RD0 Q Q1 1右移右移D0 = SL SQ1 D2 = SQ1 SQ3 D3 = SQ2 SR D1 = SQ0 SQ2 双向移双向移D QCPQAQBQCQDDDDQQQ1&11&1&1&MMDRDLVCCQAQBQCQDS1S0CP16151413121110913456782QAQBQCQDCP S1S0CLRLDCBARABCDRLCLRGND74LS194右移右移串行串行输入输入左移左移串行串行输入输入并行输入并行输入工作方式工作

60、方式控制控制VCCQAQBQCQDS1S0CP16151413121110913456782QAQBQCQDCP S1S0CLRLDCBARABCDRLCLRGND74LS194011110 00 11 01 1直接清零直接清零保保 持持右移右移(从从QA向右移动向右移动)左移左移(从从QD向左移动向左移动)并入并入 CLRCPS1 S0功功 能能 4.6.3 计数器计数器基本逻辑功能基本逻辑功能:计数器能够累计输入时钟脉冲的个数计数器能够累计输入时钟脉冲的个数1. 二进制计数器二进制计数器 计数器的输出码按照二进制加法或减法的规律变化计数器的输出码按照二进制加法或减法的规律变化,如二进制加法计数器如二进制加法计数器,其规律是其规律是“逢二进一逢二进一”。 一个触发器可以表示一位二进制数，如要表示一个触发器可以表示一位二进制数，如要表示n位二位二进制数，就需要进制数，就需要n个触发器。个触发器。 n位二进制计数器所能表示的状态数最多为位二进制计数器所能表示的状态数最多为N=2n个，个，而所能表示的最大十进制数为而所能表示的最大十进制数为2n -1个。如个。如n=4，则状态数，则状态数最多为最多为16个，最大十进制数为个，最大十进制数为15。返回返回1.异步二进制加法计数器异步二进制加法计数器 所谓异步所谓异步,是指当多位触发器发生状态变化时是指当多位触发器发