硬件描述语言6.

1、2022-5-29GUET School of Information & Communications1主讲：信息与通信学院谢跃雷（副教授）主讲：信息与通信学院谢跃雷（副教授）硬件描述语言及其在数字系硬件描述语言及其在数字系统中的应用统中的应用2022-5-29GUET School of Information & Communications2第四讲时序逻辑电路设计第四讲时序逻辑电路设计l本章开始学习用本章开始学习用verilog进行时序逻辑电路建模。进行时序逻辑电路建模。和组合逻辑电路设计类似，如何利用门级和组合逻辑电路设计类似，如何利用门级原语结原语结构描述构描述、assign数据流

2、描述数据流描述、行为描述行为描述对时序逻对时序逻辑数字电路进行建模。辑数字电路进行建模。v基本存储单元基本存储单元v常用时序逻辑电路常用时序逻辑电路v状态机设计状态机设计2022-5-29GUET School of Information & Communications34.1 时序逻辑电路设计：基本存储单元时序逻辑电路设计：基本存储单元v时序逻辑电路：输出不仅仅取决于输入，还和电路时序逻辑电路：输出不仅仅取决于输入，还和电路的状态有关。电路结构看由的状态有关。电路结构看由存储电路存储电路和和组合逻辑电组合逻辑电路构成，而构成存储电路的基本单元有路构成，而构成存储电路的基本单元有锁存器锁存

3、器、触触发器发器。2022-5-29GUET School of Information & Communications4一、门级原语建模一、门级原语建模或非门交叉耦合构成的或非门交叉耦合构成的SR锁存器结构如图：锁存器结构如图：module latch (s, r, q, q_b );input s,r; output q,q_b;nor g1 ( q_b, s, q ),nor g2 ( q, r, q_b );endmodule2022-5-29GUET School of Information & Communications5电平触发电平触发SR触发器结构如图：触发器结构如图：m

4、odule latch (s, r,c, q, q_b );input s,r,c; output q,q_b;nand (_s,s,c);nand (_r,r,c);nand ( q_b, _r, q ),nand ( q, _s, q_b );endmodule2022-5-29GUET School of Information & Communications6二、连续赋值语句建模二、连续赋值语句建模module latch (s, r,c, q, q_b );input s,r,c; output q,q_b;wire _s,_r;assign _s=s&c;assgin _r=r&

5、c;assign q=_s&q_b;assign q_b=_r&q;endmodule2022-5-29GUET School of Information & Communications7三、行为建模三、行为建模与组合逻辑电路类似，时序逻辑电路也可以采用简与组合逻辑电路类似，时序逻辑电路也可以采用简捷的行为建模来描述。如捷的行为建模来描述。如D锁存器：锁存器：module latch (input d, c, output reg q, q_b );input d, c;output q, q_b;reg q,q_b;always ( c or d )if ( c ) beginq = d

6、;q_b = d;endendmodulec c或或d d的变化的变化触发触发alwaysalways块块ifif语句表明语句表明在在c c高电平高电平锁存锁存d d，低，低电平保持电平保持2022-5-29GUET School of Information & Communications8module d_ff (d, clk, q, q_b );input d, clk;output q, q_b;reg q,q_b;always ( posedge clk ) beginq = d;q_b = d;endendmodule边沿触发边沿触发D触发器：触发器：lposedgeposedg

7、e上升沿上升沿lnegedgenegedge下降沿下降沿2022-5-29GUET School of Information & Communications9同步置数清零边沿触发同步置数清零边沿触发D触发器：触发器：module d_ff_sr_Synch (d, s, r, clk, q, q_b );input d, s, r, clk;output q, q_b;reg q,q_b;always (posedge clk) beginif( s ) beginq = 1b1;q_b = 1b0;endelse if( r ) beginq = 1b0;q_b = 1b1;end el

8、se beginq = d;q_b = d;endendendmodule上升沿触发后再根据上升沿触发后再根据s,rs,r的值进行置数或的值进行置数或清零，故为同步置数清零，故为同步置数或清零触发器或清零触发器2022-5-29GUET School of Information & Communications10异步置数清零边沿触发异步置数清零边沿触发D触发器：触发器：module d_ff_sr_Asynch (d, s, r, clk, q, q_b );input d, s, r, clk;output q, q_b;reg q,q_b;always (posedge clk,pos

9、edge s,posedge r) beginif( s ) beginq = 1b1;q_b = 1b0;endelse if( r ) beginq = 1b0;q_b = 1b1;end else beginq = d;q_b = d;endendendmodule尽管在尽管在clkclk、s,rs,r上升上升沿触发沿触发alwaysalways，然而，然而ifif语句使语句使D D触发器对触发器对clkclk上升沿和上升沿和s,rs,r的高的高电平值敏感。电平值敏感。2022-5-29GUET School of Information & Communications114.2 时序

10、逻辑电路设计：常用时序逻时序逻辑电路设计：常用时序逻辑电路辑电路l移位寄存器移位寄存器l计数器计数器lRAMl分频器分频器2022-5-29GUET School of Information & Communications12一、移位寄存器一、移位寄存器d3:0q3:0clkldrstl_rs_inshift_reg并行数据并行数据输入端输入端并行数据并行数据输出端输出端移位时钟移位时钟并行装载并行装载复位复位移位方向移位方向控制控制串行输入端串行输入端2022-5-29GUET School of Information & Communications13module shift_re

11、g (d,clk, ld, rst, l_r, s_in,q);input 3:0 d; input clk, ld, rst, l_r, s_in;output reg 3:0 q;always ( posedge clk ) beginif( rst ) q = 4b0000;else if( ld ) q = d;else if( l_r ) q = q2:0, s_in;else q = s_in, q3:1;endendmodule通过使用通过使用ifif语句将双移位寄语句将双移位寄存器的功能以行为描述的方存器的功能以行为描述的方式描述出来，式描述出来，rstrst优先级最优先级最高

12、，高，ldld次之，次之，l_rl_r最低最低2022-5-29GUET School of Information & Communications14二、双端移位寄存器二、双端移位寄存器clkio7:0rsts1s0r_inl_inshift_regen移位时钟移位时钟复位复位s1s0功能功能端子端子左右移位左右移位输入端输入端输出使能输出使能端端双向双向IO口口s1s0功能功能01右移右移10左移左移其它其它保持保持2022-5-29GUET School of Information & Communications15module shift_reg (clk, rst, r_in,

13、 l_in, en, s1, s0, io);input clk, rst, r_in, l_in, en, s1, s0;inout 7:0 io;reg 7:0 q_int;assign io = (en) ? q_int : 8bz;always ( posedge clk ) beginif( rst )q_int = 8b0;elsecase ( s1,s0 )2b01 : / Shift rightq_int = r_in, q_int7:1 ;2b10 : / Shift leftq_int = q_int6:0, l_in ;2b11 : / Parallel loadq_in

14、t = io;default : / Do nothingq_int = q_int;endcaseendendmodulecasecase语句描述移位寄存器行语句描述移位寄存器行为功能为功能inoutinout类型端口的处理类型端口的处理2022-5-29GUET School of Information & Communications16三、计数器三、计数器module module countercounter ( q,clk,rst ( q,clk,rst); );outputoutput q q; ;input input clk,rstclk,rst; ;regreg 3:0

15、q; 3:0 q;always always (posedge clk or negedge rst(posedge clk or negedge rst) )beginbeginif (!rstif (!rst) )q=4d0;q=4d0;elseelseq=q+1;q=q+1;endmoduleendmodule二进制计数器二进制计数器通过通过always always 语句检测时钟语句检测时钟上升沿，通过上升沿，通过q=q+1;q=q+1;描述描述计数器的行为计数器的行为2022-5-29GUET School of Information & Communications17modul

16、emodule countercounter ( q,clk,rst ( q,clk,rst); );outputoutput q q; ;input input clk,rstclk,rst; ;regreg 3:0 q; 3:0 q;alwaysalways (posedge rst or negedge clk(posedge rst or negedge clk) )beginbeginif (rstif (rst) )q=4d0;q=4d0;else if (q=9)else if (q=9)q=4d0;q=4d0;elseelseq=q+1;q=q+1;endendendmodul

17、eendmodule十进制计数器十进制计数器描述十进制计数器的行为，描述十进制计数器的行为，从从0 0计数到计数到9 9返回返回0 0，修改该，修改该值可以构成任意进制计数器值可以构成任意进制计数器2022-5-29GUET School of Information & Communications18module module counter (d_in, input clk, rst, ld, u_d,qcounter (d_in, input clk, rst, ld, u_d,q); );input 3:0input 3:0 d_in; input clk, rst, ld, u_d

18、 d_in; input clk, rst, ld, u_d; ;output output 3:0 q;reg3:0 q;reg 3:0 q; 3:0 q;always always ( posedge clk( posedge clk ) begin ) beginif( rstif( rst ) )q = 4b0000;q = 4b0000;else if( ld )else if( ld )q = d_inq = d_in; ;else if(else if( u_d u_d ) )q = q + 1;q = q + 1;elseelseq = q - 1;q = q - 1;ende

19、ndendmoduleendmodule描述可逆计数器的行为，可描述可逆计数器的行为，可以加法计数也可以减法计数以加法计数也可以减法计数可逆计数器可逆计数器2022-5-29GUET School of Information & Communications19四、四、RAMmodule ram_8x256(data_bus,addr_bus,clk,reset,r_w);input clk,reset;input 7:0 addr_bus;input r_w;inout 7:0 data_bus;reg 7:0 data;reg 7:0 ram_d 0:255;always (posedg

20、e clk)beginif (reset)data=8b0;else if(r_w)data=ram_daddr_bus;elseram_daddr_bus=data_bus;endassign data_bus=(r_w)?data:8bz;endmodulemoduleinoutinputoutputenable三态缓冲三态缓冲inout端口处理2022-5-29GUET School of Information & Communications20五五.分频器分频器v时序逻辑电路中需要各种频率时钟，利用分时序逻辑电路中需要各种频率时钟，利用分频器可以产生所需时钟。频器可以产生所需时钟。

21、v分频器是利用计数器来实现，所产生的时钟分频器是利用计数器来实现，所产生的时钟占空比占空比50%50%。v输入时钟：输入时钟：clk_inclk_inv输出时钟：输出时钟：clk_outclk_outv分频系数：分频系数：div_cofdiv_cof2022-5-29GUET School of Information & Communications21module freqdiv(reset_n,clk_in,clk_out,div_cof);input clk_in,reset_n;input 7:0 div_cof;output clk_out;reg clk_out;reg 7:0

22、j;always (posedge clk_in)if(!reset_n) /低电平复位。低电平复位。beginclk_out = 0;j = 0;endelsebeginif (j=(div_cof-1) beginj = 0;clk_out = clk_out;endelsej = j+1;endendmodule2022-5-29GUET School of Information & Communications22un1_clk_outun6_j7:0+un1_div_cof8:0+j14=un1_reset_n_2un1_reset_n_3un1_reset_n_4j_87:001

23、j7:0clk_out_7edededclk_outdiv_cof7:07:0clk_outclk_inreset_n=07:07:07:017:08:01*98:07:07:00*87:0Q7:07:0D7:00QDRE2022-5-29GUET School of Information & Communications23un1_div_cof_0_.G_1un1_div_cof_1_.G_3_i_a2un1_div_cof_1_.G_2_i_x2un1_div_cof_2_.G_2_i_x2un1_div_cof_2_.G_4_i_a2un1_div_cof_3_.G_5_i_a2un

24、1_div_cof_3_.G_5_i_o2un1_div_cof_3_.G_3_i_x2un1_div_cof_4_.G_2_i_x2un1_div_cof_4_.G_4_i_a2un1_div_cof_5_.G_5_i_a2un1_div_cof_5_.G_5_i_o2un1_div_cof_5_.G_3_i_x2un1_div_cof_6_.G_2_i_x2un1_div_cof_6_.G_4_i_a2un1_div_cof_7_.G_2_i_x4un1_div_cof_7_.G_3_i_m201j14_NE_5_a.G_9_0j14_NE_5_a.G_9_0_x2j14_NE_5_a.G

25、_9_0_x2_0j14_NE_5.G_4j14_NE_5.G_6j14_NE_6_a.G_9_ij14_NE_6_a.G_9_i_x2_0j14_NE_6_a.G_9_i_x2j14_NE_6.G_2j14_NE_6.G_4clk_out_1_a.m301clk_out_1_a.m2_eun1_reset_n_4_0_a2_x.G_3_i_a3un1_reset_n_4_0_a2_x.G_3_ij14_NE_0_x.G_4_0_a2j14_NE_0_x.G_4_0_x2j14_4_x.G_2clk_out.ffRSclk_out.G_5_0_a2clk_out.G_5_0_o2clk_out

26、.G_5_0_x2j_7_.G_2j_7_.ffRSj_7_.sload01j_6_.ffRSj_6_.sload01j_6_.G_3_0_a2j_6_.G_2_0_x2j_5_.G_3_0_a2un1_reset_n_4_0_a2_x_0.G_3_i_a3un1_reset_n_4_0_a2_x_0.G_3_iN_58_i_0j_cout6:46:4clk_inj7:07:0div_cof7:07:0clk_outclk_inreset_n1001100112203220332134425442554356647664765776611522003677440QD1E07607QD1E000

27、6QD1E00665655542022-5-29GUET School of Information & Communications24v在数字电路中我们已经学习过通过建立在数字电路中我们已经学习过通过建立有限状态转有限状态转换图换图来进行数字逻辑的设计，而在来进行数字逻辑的设计，而在VerilogVerilog HDL HDL 硬硬件描述语言中，这种设计方法得到进一步的发展。件描述语言中，这种设计方法得到进一步的发展。4.3 一般时序逻辑电路设计：一般时序逻辑电路设计：有限状态机有限状态机2022-5-29GUET School of Information & Communication

28、s25!Reset/F=0 G=0Idle Start StopClear A/G=0 !AA/F=1 !Reset /F=0 G=0!Reset /F=0 G=0 !Reset | !A/F=0 G=1v四个状态：四个状态：Idle Start Stop Clearv输入变量：输入变量：Reset Av输出变量：输出变量：FG2022-5-29GUET School of Information & Communications26!Reset/F=0 G=0Idle Start StopClear A/G=0 !AA/F=1 !Reset /F=0 G=0!Reset /F=0 G=0 !

29、Reset | !A/F=0 G=12022-5-29GUET School of Information & Communications27!Reset/F=0 G=0Idle Start StopClear A/G=0 !AA/F=1 !Reset /F=0 G=0!Reset /F=0 G=0 !Reset | !A/F=0 G=1 2022-5-29GUET School of Information & Communications28statemachinestate3:0un13_GGun1_state1ededededFGFAResetClockI1:03:0Q3:0C0R0

30、3Q3DRE00102131Q2DRERTL级网表级网表2022-5-29GUET School of Information & Communications29XOR2state_ns_i_x2_i_x21OR2state_ns_i_x2_i_o21XOR2un13_G_i_x2_0_x2AND2F_1_0_a2AND2G_1_0_a2OR2G_0AND2G_0_b_0OR2F_0AND2F_0_b_0AND2state_srsts1AND2state_srsts0FDGF_0_b.OF.Qstate_1_.Qstate_0_.QG_0_b.OGFAResetClock10011010DC

31、Q1QD1Q1D0Q0D1GATE级网表级网表2022-5-29GUET School of Information & Communications30例：设计一个自动报纸销售机例：设计一个自动报纸销售机设计设计个简单的数字电路用于电子的报纸售卖机的投币器。个简单的数字电路用于电子的报纸售卖机的投币器。假设报纸价格为假设报纸价格为1.51.5元。元。投币器只能接受投币器只能接受5 5角和角和1 1元的硬币。元的硬币。必须提供适当数目的零钱，投币器不找钱。必须提供适当数目的零钱，投币器不找钱。合法的硬币组合包括合法的硬币组合包括1 1个个5 5角的硬币和角的硬币和1 1个个1 1元元的硬币，的

32、硬币，3 3个个5 5角角的硬币的硬币, ,1 1个个1 1元硬币和元硬币和1 1个个5 5角的硬币角的硬币，2 2个个1 1元的硬币是合法的元的硬币是合法的，但是投币器不找钱。但是投币器不找钱。当投币满足时，当投币满足时，送出一份报纸送出一份报纸2022-5-29GUET School of Information & Communications31电路要求电路要求:必须为该数字电路设置一些要求，如下所示：必须为该数字电路设置一些要求，如下所示：当投入硬币时，一个两位的信号当投入硬币时，一个两位的信号coin1:0coin1:0被传送到数字电路。被传送到数字电路。该信号在全局该信号在全局c

33、lkclk信号的一个下降沿取值，并且准确地保持一信号的一个下降沿取值，并且准确地保持一个时钟周期。个时钟周期。数字电路的输出是一位的。每次当投入的硬币总数为数字电路的输出是一位的。每次当投入的硬币总数为1515分或分或者超过者超过1515分时输出信号分时输出信号newspapernewspaper变为高电平，并且保持一个变为高电平，并且保持一个时钟周期时钟周期, ,售卖机的门也被打开。售卖机的门也被打开。可以用一个可以用一个resetreset信号复位状态机，设为同步复位。信号复位状态机，设为同步复位。2022-5-29GUET School of Information & Communic

34、ations32状态机设计状态机设计可以用有限状态机表示该数字电路的功能。可以用有限状态机表示该数字电路的功能。输入：输入：2 2位位coin1:0,coin1:0,没有硬币时，没有硬币时，x0 x02b002b00；有一个；有一个5 5角的硬币时角的硬币时x5=x5=2b012b01；一个；一个1 1元的硬币时，元的硬币时，x10 x102b102b10。输出：输出：1 1位，位，newspapernewspaper，当，当newspapernewspaperlb1lb1时，打开门。时，打开门。状态：状态：4 4个状态。个状态。s0s00 0；s5s55 5角；角；s10s101 1元；元；

35、s15s151.51.5元。元。2022-5-29GUET School of Information & Communications33module vend( coin,clock,reset,newspaper);/声明输入输出端口声明输入输出端口input 1:0 coin;input clock, reset;output newspaper;wire newspaper;wire 1:0 next_state;reg 1:0 pres_state;/状态编码状态编码Parameter s0=2b00, s5=2b01; s10=2b10, s15=2b11;2022-5-29GU

36、ET School of Information & Communications34/状态机函数状态机函数function 2:0 fsm;input 1:0 fsm_coin;input 1:0 fsm_pres_state;reg fsm_newspaper;reg 1:0 fsm_next_state;begincase (fsm_pres_state)s0: begin if(fsm_coin=2b10) begin fsm_newspaper=1b0; fsm_next_state=s10; end 2022-5-29GUET School of Information & Com

37、munications35else if (fsm_coin=2b01) begin fsm_newspaper=1b0; fsm_next_state=s5; endelse begin fsm_newspaper =1b0; fsm_next_state= s0; end end2022-5-29GUET School of Information & Communications36s5: begin if (fsm_coin=2b10) begin fsm_newspaper=1b0; fsm_next_state=s15; end else if (fsm_coin=2b01) be

38、gin fsm_newspaper=1b0; fsm_next_state=s10; end else begin fsm_newspaper=1b0; fsm_next_state=s5; end end 2022-5-29GUET School of Information & Communications37s10: begin if (fsm_coin=2b10) begin fsm_newspaper=1b0; fsm_next_state=s15; end else if (fsm_coin = 2b01) begin fsm_newspaper=1b0; fsm_next_sta

39、te=s15; end else begin fsm_newspaper=1b0; fsm_next_state=s10; endend2022-5-29GUET School of Information & Communications38s15: begin fsm_newspaper=1b1; fsm_next_state=s0; endendcasefsm=fsm_newspaper,fsm_next_state;endendfunction2022-5-29GUET School of Information & Communications39assign newspaper,

40、next_state=fsm(coin, pres_state);always (posedge clock)begin if (reset = 1b1) pres_state=s0;else pres_state= next_state;endendmodule2022-5-29GUET School of Information & Communications402022-5-29GUET School of Information & Communications41OR2m9AND2m9_b_0OR2m7AND2m7_b_0OR2m5AND2m5_b_0AND2m4XOR2m3AND

41、2m6XOR2m2AND2m1AND2pres_state_s3_0_a2AND2pres_state_srsts1AND2pres_state_srsts0m9_b.Om7_b.Opres_state_1_.Qm5_b.Opres_state_0_.Qnewspaperresetclockcoin1:01:0111101000010001001010111001101Q1D010Q0Dstatemachinepres_state3:0newspaper3resetclockcoin1:01:01:0I2:03:0Q3:0C0R2022-5-29GUET School of Informati

42、on & Communications42例例2.交通信号灯控制器交通信号灯控制器主路(hwy)主路(hwy)cntry支路cntry支路功能说明：功能说明：v由于主干道车多，因此优先级高，由于主干道车多，因此优先级高，默认为绿灯。默认为绿灯。v支路车少，但有车的时候必须为绿支路车少，但有车的时候必须为绿灯，且维持一段时间，让车通过。灯，且维持一段时间，让车通过。v只要支路上不在有车，那么支路上只要支路上不在有车，那么支路上的绿灯马上变黄灯，接着变红灯，的绿灯马上变黄灯，接着变红灯，同时主干道变绿灯。同时主干道变绿灯。v一个传感器一个传感器x用来判断支路上是否有用来判断支路上是否有车等待，若有

43、车等待，则车等待，若有车等待，则x=1，否则，否则x=0;v由绿灯由绿灯黄灯黄灯红灯红灯绿灯，必须有绿灯，必须有一定的时间间隔一定的时间间隔2022-5-29GUET School of Information & Communications43s0s1s2s3s4x=0 x=1x=1x=0状态信号s0hwy=g cntry =rs1s2s3s4hwy=y cntry =rhwy=r cntry =rhwy=r cntry =ghwy=r cntry =y2022-5-29GUET School of Information & Communications44define define t

44、ruetrue 1b1 1b1define define falsefalse 1b0 1b0define define y2rdelayy2rdelay 3 / 3 /黄灯到红灯的延迟黄灯到红灯的延迟define define r2gdelayr2gdelay 2 2/红灯到绿灯的延迟红灯到绿灯的延迟module module sig_controlsig_control( ( hwy,cntry,x,clock,clearhwy,cntry,x,clock,clear););output 1:0 output 1:0 hwy, cntryhwy, cntry;/;/三个状态的三个状态的2 2位输出，位输出，green,red,yellowgreen,red,yellowreg 1:0 hwy, cntry; /声明输出为寄存器类型声明输出为寄存器类型input x , clock , clear; parameter red = 2d0, /交通灯的状态交通灯的状态 yellow = 2d1, green = 2d2;parameter s0=3d0, /状态转换图状态定义状态转换图状态定义 s1=3d1, s2=3d2, s3=3d3, s4=3d4;2022-5-29GUET School of Information & Communications