第六章时序逻辑电路.

1、1第六章第六章 时序逻辑电路时序逻辑电路 组成时序逻辑电路基组成时序逻辑电路基本元件是触发器本元件是触发器 。重点：重点： 时序逻辑电路的分析时序逻辑电路的分析方法和同步时序逻辑方法和同步时序逻辑电路的设计方法。电路的设计方法。 时序逻辑电路器件的时序逻辑电路器件的应用应用6.1 时序逻辑电路的基本概念时序逻辑电路的基本概念 6.4 计数器计数器 6.2 时序逻辑电路的分析时序逻辑电路的分析 6.3 同步同步时序电路的设计方法时序电路的设计方法 6.5 寄存器寄存器26.1 时序逻辑电路的基本概念时序逻辑电路的基本概念 一一. 时序逻辑电路的基本结构及特点时序逻辑电路的基本结构及特点时序电路的

2、基本结构框图时序电路的基本结构框图 它由输出逻辑组合电路、输入逻辑组合电路和存储器三它由输出逻辑组合电路、输入逻辑组合电路和存储器三部分组成，它们之间的逻辑关系可用部分组成，它们之间的逻辑关系可用输出方程、驱动方输出方程、驱动方程和状态方程程和状态方程表示。表示。 3 输出方程输出方程驱动方程驱动方程状态方程状态方程Z=Fl(X，Qn) Y=F2(X，Qn) Qn+1=F3(Y，Qn)时序逻辑电路的特点时序逻辑电路的特点(1)时序逻辑由组合电路和存储电路组成。时序逻辑由组合电路和存储电路组成。(2)在存储元件的输出和电路输人之间存在反馈连在存储元件的输出和电路输人之间存在反馈连接。因而电路的工

3、作状态，与时间因素相关，即接。因而电路的工作状态，与时间因素相关，即时序电路的输出由电路的输入和原来的状态共同时序电路的输出由电路的输入和原来的状态共同决定。决定。4二时序逻辑电路的分类二时序逻辑电路的分类 时序电路通常分为两大类时序电路通常分为两大类: :一类是同步时序逻辑电路一类是同步时序逻辑电路，另另一类是异步时序电路，此类电路无公共的时钟脉冲。由一类是异步时序电路，此类电路无公共的时钟脉冲。由于同步时序电路的理论比较成熟，应用也很广泛，因而于同步时序电路的理论比较成熟，应用也很广泛，因而我们重点介绍同步时序电路的分析和设计方法。我们重点介绍同步时序电路的分析和设计方法。3时序逻辑电路功

4、能的描述方法时序逻辑电路功能的描述方法 1.逻辑方程式逻辑方程式 根据时序电路的原理图，写根据时序电路的原理图，写出的输出方程、驱动方程和状出的输出方程、驱动方程和状态方程可以描述时序电路的逻态方程可以描述时序电路的逻辑功能，但不直观。辑功能，但不直观。2.状态图状态图 反映时序逻辑电路状态转换反映时序逻辑电路状态转换规律及相应输入、输出取值关规律及相应输入、输出取值关系的图形称为状态图。系的图形称为状态图。 Q1Q0 X/Z 0/0 0/1 1/0 1/0 1/0 1/1 0/0 0/0 00 01 10 11 53. .状态表状态表 反映输出反映输出Z Z、次态、次态Q Qn+1n+1与输

5、入与输入X X、现态、现态Q Qn n之间对应取值关系的之间对应取值关系的表格称为状态表。状态表由三个部分组成：表格称为状态表。状态表由三个部分组成：输入变量和现状输入变量和现状态的组合态的组合、次态次态和和输出变量输出变量。 输入现态输入现态 次态次态输出输出 XQ1n Q0nQ1n+1 Q0n+1Z000010001100010110011001100110111101110010101000前面状态图对应的状态表前面状态图对应的状态表 Q1Q0 X/Z 0/0 0/1 1/0 1/0 1/0 1/1 0/0 0/0 00 01 10 11 64.时时序序图图 时序图即时序逻辑电路的工作波

6、形图。它能直观地描述电时序图即时序逻辑电路的工作波形图。它能直观地描述电路的输入信号、时钟信号、输出信号及电路的状态转换等在路的输入信号、时钟信号、输出信号及电路的状态转换等在时间上的对应关系。时间上的对应关系。上面介绍描述时序电路逻辑功能的上面介绍描述时序电路逻辑功能的4种方法可以互相转换。种方法可以互相转换。 前面状态表对应的时序图前面状态表对应的时序图Q0Q1ZX 0 01 101 1输入输入 现态现态 次态次态输出输出 X Q1n Q0nQ1n+1Q0n+1Z00001000110001011001100110011011110111001010100076.2 时序逻辑电路的分析时序

7、逻辑电路的分析 时序电路的分析过程就是选择某一状态，将该状态的代码时序电路的分析过程就是选择某一状态，将该状态的代码与所有的输入条件组合，求出次态及该状态的输出，然后继与所有的输入条件组合，求出次态及该状态的输出，然后继续这个过程，直到考虑了所有可能的状态为止。通过分析，续这个过程，直到考虑了所有可能的状态为止。通过分析，求电路输出求电路输出Z Z的变化规律，以及电路状态的变化规律，以及电路状态Q Q的转换规律，进而的转换规律，进而说明该时序电路的逻辑功能和工作特性。说明该时序电路的逻辑功能和工作特性。一一. .分析时序逻辑电路的一般步骤分析时序逻辑电路的一般步骤1.1.根据给定的时序电路图写

8、出下列各逻辑方程式根据给定的时序电路图写出下列各逻辑方程式: : (1) (1)各触发器各触发器CPCP的逻辑表达式的逻辑表达式( (除同步除同步时序电路时序电路) ); ; (2) (2)时序电路的输出方程时序电路的输出方程; ; (3) (3)各触发器的驱动方程。各触发器的驱动方程。2.2.将驱动方程代入触发器特性方程，求得触发器的次态方程将驱动方程代入触发器特性方程，求得触发器的次态方程，即即时序逻辑电路的状态方程。时序逻辑电路的状态方程。3.3.根据状态方程和输出方程，列出时序电路状态表，画出状根据状态方程和输出方程，列出时序电路状态表，画出状态图或时序图。态图或时序图。4.4.用文字

9、描述给定时序逻辑电路的逻辑功能。用文字描述给定时序逻辑电路的逻辑功能。 8二二. .同步时序逻辑电路分析举例同步时序逻辑电路分析举例 例例1:试分析如试分析如图所示电路。图所示电路。解解:分析过程如分析过程如下下: (1)写出各逻辑写出各逻辑方程式。方程式。输出方程输出方程Z= Q1n Q0n X1CPQ0 Q1Z驱动方程驱动方程 J0= K0=1；J1= K1= X Q0n (2)写出各触发器的次态方程写出各触发器的次态方程 Q0n+1= J0Q0n+K0Q0n=Q0nQ1n+1= J1Q1n+K1Q1n= （X Q0n）Q1n X Q0n Q1n= X Q0n Q1n9(3)列状态表、画状

10、态图和时序图列状态表、画状态图和时序图 (4)逻辑功能分析逻辑功能分析 此电路是一个可控计此电路是一个可控计数器。当数器。当X=0进行加法计进行加法计数，数，Z为进位脉冲输出；为进位脉冲输出；当当X=l时，电路进行减时，电路进行减1计计数，数，Z是借位信号。是借位信号。 输入输入 现现 态态次态次态输出输出 X Q1n Q0nQ1n+1Q0n+1Z000010001100010110011001100110111101110010101000000110110/01/00/00/11/11/01/00/0CPXQ0Q1ZQ1Q0X/ZQ0n+1= Q0nQ1n+1= X Q0n Q1nZ= Q

11、1n Q0n10例例2:试分析如图所示时序电路。试分析如图所示时序电路。 解解: (1) 逻辑方程式逻辑方程式 输出方程输出方程 F= Q4n Q1n 驱动方程驱动方程 T1= 1 T2=Q4nQ1n T3= Q2nQ1n T4= Q4n Q3n Q2n Q1n(2) 各触发器的次态方程各触发器的次态方程Q1n+1=T1nQ1n =Q1nQ2n+1=(Q4nQ1n) Q2nQ3n+1=(Q2nQ1n) Q3n Q4n+4= (Q4n Q3n Q2n Q1n) Q4n11(3) 状态图状态图F= Q4n Q1nQ1n+1=T1nQ1n =Q1nQ2n+1=(Q4nQ1n) Q2nQ3n+1=(Q

12、2nQ1n) Q3n Q4n+4= (Q4n Q3n Q2n Q1n) Q4nQ4Q3Q2Q100010010001101001000011101100101101010111001110011100000/Z/0/1/1/1/1/0/0/0/0/0/0/0/0/01101/01111/012状态表状态表(4)逻辑功能分析逻辑功能分析电路电路每经过每经过10个时钟脉个时钟脉冲作用冲作用, , 状态循环一次状态循环一次，当触发器的输出状态，当触发器的输出状态为为1001，电路输出，电路输出F=1，。这这1010个个状态状态称为称为有效有效状态状态。其余的其余的6 6个状态称为个状态称为无效无效状

13、态。状态。电路具有电路具有自启动能力自启动能力。 同步同步8421BCD码十进制码十进制计数器，计数器，输出输出F=1，计数，计数器有进位表示器有进位表示 Q4nQ3nQ2nQ1nQ4n+1Q3n+1Q2n+1Q1n+1F00000001000010010000100011000110100001000101001010110001100111001111000010001001010010000110101011010110100111001101011010110111101111011110010113例例3:试分析如图所示时序电路。试分析如图所示时序电路。 解解: (1) 逻辑方程式逻

14、辑方程式驱动方程驱动方程 J0= Q0n Q2n K0= 1 J1=Q0n K1=Q0n+Q2n J2= Q0n Q1n K2= Q1n (2) 各触发器的次态方程各触发器的次态方程 Q0n+1=JQ0n+KQ0n = Q0nQ1n+1=Q1nQ0nQ2n Q1nQ0nQ2n+1=Q2nQ1n Q0nQ2nQ1n14 (3)状态表、状态图和波形图状态表、状态图和波形图现态现态次态次态Q2n Q1n Q0nQ2n+1Q1n+1Q0n+1000001001010010011011100100101101000110001111000001010100Q3Q2Q1000011101110111CPQ

15、1Q2Q3Q0n+1=JQ0n+KQ0n = Q0nQ1n+1=Q1nQ0nQ2n Q1nQ0nQ2n+1=Q2nQ1n Q0nQ2nQ1n12345615(4)逻辑功能分析逻辑功能分析 由状态图可见，由状态图可见，001001、010010、011011、100100、101101、110110这这6 6个状态个状态形成了闭合循环，在电路正常工作时，形成了闭合循环，在电路正常工作时，在时钟脉冲作用下在时钟脉冲作用下电电路状态总是按照循环中的箭头方向路状态总是按照循环中的箭头方向从从001到到110递增，每经过递增，每经过6个时钟脉冲作用后，电路的状态循环一次，个时钟脉冲作用后，电路的状态循环

16、一次，这这6 6个状态称为有个状态称为有效状态。效状态。其余的其余的2 2个状态称为无效状态。个状态称为无效状态。由状态图还可看出，若此电路由于某种原因，如噪声信号或由状态图还可看出，若此电路由于某种原因，如噪声信号或接通电源迫使电路进入无效状态时，在接通电源迫使电路进入无效状态时，在CP脉冲作用后，电路脉冲作用后，电路能自动回到有效序列，电路的这种能力称为能自动回到有效序列，电路的这种能力称为自启动能力自启动能力。根据分析得出：根据分析得出：此电路是一个六进制加法计数器此电路是一个六进制加法计数器，。，。 16例例3:试分析如图所示时序电路。试分析如图所示时序电路。 解解: (1)驱动驱动方

17、程式：方程式：D3=Q0n D2= Q3n D1= Q2n D0= Q1n (2) 次态方程：次态方程：Q3n+1= Q0n Q0n+1 =Q1n=Q2n=Q3n (3)状态图状态图 Q3nQ2nQ1nQ0n 17(4)逻辑功能分析逻辑功能分析 在在CP脉冲作用下，每位触发器的数据右移循环，共脉冲作用下，每位触发器的数据右移循环，共4 4个个有效状态有效状态10001000、01000100、00100010、00010001，每个状态中只有，每个状态中只有1 1位位与其它位不同。与其它位不同。其余状态为无效状态其余状态为无效状态，因电路由于某种原因，如噪声信，因电路由于某种原因，如噪声信号或

18、接通电源迫使电路进入无效状态时，在号或接通电源迫使电路进入无效状态时，在CP脉冲作用脉冲作用后，电路无法回到有效序列，故电路后，电路无法回到有效序列，故电路无自启动能力无自启动能力。根据分析得出：根据分析得出：此电路构成此电路构成4 4位环形计数器位环形计数器。环形计数器特点：每个有效状态中只有环形计数器特点：每个有效状态中只有1 1位与其它位不同位与其它位不同，可用做控制信号，无需再译码，但是状态的利用率很，可用做控制信号，无需再译码，但是状态的利用率很低。低。180/000例例4：试分析时序电路试分析时序电路。 解：解：(1) 逻辑方程式逻辑方程式 QQJJKKCP&121FX驱动

19、方程驱动方程 J1=X K1=XQ2n J2=XQ1n K2=X输出方程输出方程 F=XQ1nQ2n(2)次态方程次态方程( ) Q1n+1=XQ1n+XQ2nQ1nQ2n+1=XQ2nQ1n+XQ2nJQn+KQn(3)状态图、状态表和状态图、状态表和波波 形形 1/11/0010/0100/01/01/0110/0Q2Q1 X/FX Q2nQ1nQ2n+1Q1n+1F0000010100111001011101110 0 00 0 0 0 0 00 0 00 1 01 0 01 1 01 1 119(4)(4)逻辑功能逻辑功能 只要只要X=0，无论电路处于何种状态都回到，无论电路处于何种状

20、态都回到00状态，状态，且且F=0；以后，只有连续输入四个或四个以上的；以后，只有连续输入四个或四个以上的1时，时，才使才使F=l。该电路的逻辑功能是对输入信号。该电路的逻辑功能是对输入信号X进行检进行检测，当连续输入四个或四个以上个测，当连续输入四个或四个以上个1时，输出时，输出F=l，否，否则则F=O。故该电路称作。故该电路称作1111序列检测器序列检测器 。 波波 形形 图图12345CPXQ1Q2F0/0001/11/0010/0100/01/01/0110/0Q2Q1 X/F20三三.异步时序逻辑电路的分析举例异步时序逻辑电路的分析举例 在异步时序逻辑电路中，由于没有公共的时钟脉冲，

21、分析在异步时序逻辑电路中，由于没有公共的时钟脉冲，分析各触发器的状态转换时，除考虑驱动信号的情况外，还必各触发器的状态转换时，除考虑驱动信号的情况外，还必须考虑其须考虑其CP端的情况，触发器只有在加到其端的情况，触发器只有在加到其CP端上的信号端上的信号有效时，才有可能改变状态。否则，触发器将保持原有状有效时，才有可能改变状态。否则，触发器将保持原有状态不变。态不变。分析异步时序逻辑电路，应首先确定各分析异步时序逻辑电路，应首先确定各CP端的逻辑表达式端的逻辑表达式及触发方式。及触发方式。在考虑各触发器的次态方程时，对于由正跳沿触发的触发在考虑各触发器的次态方程时，对于由正跳沿触发的触发器而言

22、，当其器而言，当其CP端的信号由端的信号由0变变1时，则有触发信号作用，时，则有触发信号作用，对于由负跳沿触发的触发器而言，当其对于由负跳沿触发的触发器而言，当其CP端的信号由端的信号由1变变0时，则有触发信号作用；有触发信号作用的触发器能改变时，则有触发信号作用；有触发信号作用的触发器能改变状态，无触发信号作用的触发器则保持原有的状态不变。状态，无触发信号作用的触发器则保持原有的状态不变。 21例例5: 5: 试分析异步时序电路。试分析异步时序电路。 解解: (1) 逻辑方程式逻辑方程式 CP的逻辑方程：的逻辑方程： CPD=CP,触发。触发。 CPC=CPA=QD,仅当仅当QD ，QC和和

23、QA才可能改变状态。才可能改变状态。 CPB= QC, 仅当仅当QC ，QB才可能改变状态。才可能改变状态。 驱动方程：驱动方程： JD=KD=1；JC=QAn，KC=1；JB= KB=1；JA=QBnQCn KA=1；22(2) 次态方程次态方程 (3)状态图、状态表和时序图状态图、状态表和时序图 QAn+1=QAnQBnQCn （QD 此式有效）此式有效）QBn+1=QBn （QC 此式有效）此式有效）QCn+1=QAnQCn（QD 此式有效）此式有效）QDn+1=QDn （CP 此式有效）此式有效）QAQBQCQD0001001000110100100001110110010110101

24、0111111100111011100KA=KB =KC=KD=1 JB= JD=1 JA=QBnQCn JC=QAn1110000023现态现态时钟信号时钟信号次态次态 QAnQBnQCnQDnCPACPBCPCCPDQAn+1QBn+1QCn+1QDn+100000001000100011011001000100001001100111111010001000001010101011011011001100001011101111111100010000001100110011011000010100001101110111111010011000001110111011011010011

25、1000011111111111110000状态表状态表无无效效状状态态有有效效状状态态24时序时序图图(4)(4)逻辑功能逻辑功能由状态图和状态表看出，主循环共有十个不同的状态由状态图和状态表看出，主循环共有十个不同的状态00001001，其余，其余6个状态个状态10101111为无效状态，所以电路是一个为无效状态，所以电路是一个十进制异步加法计数器，并具有自启动能力。十进制异步加法计数器，并具有自启动能力。 CPQDQCQBQA12345678910256.3 同步时序电路的设计方法同步时序电路的设计方法 时序电路设计是时序电路分析的逆过程，即根据给定的逻辑时序电路设计是时序电路分析的逆过

26、程，即根据给定的逻辑功能要求，选择适当的逻辑器件，设计出符合要求的时序逻功能要求，选择适当的逻辑器件，设计出符合要求的时序逻辑电路。辑电路。 本节仅介绍用触发器及门电路设计同步时序电路的方法，这本节仅介绍用触发器及门电路设计同步时序电路的方法，这种设计方法的基本指导思想是用尽可能少的时钟触发器和门种设计方法的基本指导思想是用尽可能少的时钟触发器和门电路来实现符合设计要求的时序电路。电路来实现符合设计要求的时序电路。一一. 同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤 根据设根据设计题目计题目绘制原绘制原始状态始状态图图状状态态化化简简确定触确定触发器个发器个数进行数进行状态编状

27、态编码码选择触选择触发器，发器，确定输确定输出和驱出和驱动方程动方程画逻辑画逻辑电路图电路图并检查并检查自启动自启动能力能力26二二. 同步时序逻辑电路设计举例同步时序逻辑电路设计举例 例例1:设计一个自然二进制码的五进制计数器。设计一个自然二进制码的五进制计数器。 解解:（1）确定触发器个数，进行状态编码）确定触发器个数，进行状态编码 由于五进制计数器状态已定，可画出状态图由于五进制计数器状态已定，可画出状态图 由于状态数由于状态数M=5，所以，所以n=3，满足，满足2n-116，所以要用两片，所以要用两片74161级联而成。级联而成。 计数器输出计数器输出 2QD2QC2QB2QA1QD1

28、QC1QB1QA 若运用整体清零或置数复位法可获得容量大于集成若运用整体清零或置数复位法可获得容量大于集成计数器模数的任意计数器模数的任意N进制计数器。进制计数器。 例例2：用用74161组成八位二进制进制计数器。组成八位二进制进制计数器。47例例3：分析图示电路，指出是几进制计数器。：分析图示电路，指出是几进制计数器。 解：解：1 1）两个芯片都有置数功能，当芯片）两个芯片都有置数功能，当芯片(2)(2)产生进位信号时，产生进位信号时，芯片芯片(1)(1)置数为置数为00100010，芯片，芯片(2)(2)置数为置数为0101 0101 ( (共共1个个CP) ) 。2）接着，）接着，芯片芯

29、片(1)(1)从从00110011计数至计数至1111 1111 ( (共共13个个CP) ) ，并通过进，并通过进位输出位输出RCORCO向芯片向芯片(2)(2)发出发出1 1次计数信号。次计数信号。3 3）此后此后芯片芯片(1)(1)从从00000000计数至计数至1111 1111 ( (共共16个个CP) ) ，每当芯片，每当芯片(1)(1)计数至计数至11111111时，向芯片时，向芯片(2)(2)发出发出1 1次计数信号。次计数信号。4 4）芯片）芯片(2)(2)接受芯片接受芯片(1)(1)的信号，从的信号，从01100110计数至计数至1111 1111 ( (共共10个个CP)

30、 ) ，当芯片，当芯片(2)(2)产生进位信号时，电路重复产生进位信号时，电路重复1-41-4过程。过程。状态总数状态总数N= SN= SC C - S- SZ Z +1 +1 =(FF-52+1)=(FF-52+1)H H=(AD)=(AD)H H=174=174电路为电路为174进进制计数器制计数器482. 74LS90计数器：二计数器：二五五十进制计数器十进制计数器功能表功能表 时钟时钟清零输入清零输入置置9输入输入输出输出CPACPBR0(1)R0(2)S9(1)S9(2)QDQBQCQA1100000110000001110010111001CP0CP0CPQA有有0有有0二进制计数

31、，二进制计数，Q QA A输出输出五进制计数，五进制计数，Q QD DQ QC CQ QB B输出输出十进制计数，十进制计数，Q QD DQ QC CQ QB BQ QA A输出输出49工作方式：工作方式： (1) 异步清零异步清零 只要只要R0(1)= R0(2)=1，S9(1)S9(2)=0，输出，输出QDQCQBQA =0000，不，不受受CP控制。控制。(2) 异步置异步置9 只要只要S9(1)= S9(2) =1，R0(1)R0(2)=0，输出，输出QDQCQBQA =1001，不受不受CP控制。控制。(3) 计数计数 在在S9(1)S9(2)=0和和R0(1)R0(2)=0同时满足

32、的前提下，在同时满足的前提下，在CP负跳负跳沿作用下实现加计数。沿作用下实现加计数。 若在若在CPA端输入端输入CP，则输出，则输出QA实现二进制计数；实现二进制计数； 若在若在CPB端输入端输入CP，则输出，则输出QDQCQB实现异步五进制计数；实现异步五进制计数； 若在若在CPA端输入计数脉冲端输入计数脉冲CP，同时将，同时将CPB端与端与QA相接，则相接，则输出输出QDQCQBQA实现异步实现异步8421码十进制计数。码十进制计数。(4) 利用清零和置利用清零和置9功能可以构成其他进制的计数器功能可以构成其他进制的计数器50例例4 用用74LS90组成六进制计数器。组成六进制计数器。 解

33、：由于题意要求是六进制解：由于题意要求是六进制计数器，因而先将计数器，因而先将74LS90连接成十计数器，再利用清连接成十计数器，再利用清零或置零或置9方式，即可实现六方式，即可实现六进制计数。进制计数。( (1)1)确定确定SC和和SZ SC=000，SZ=101(2)确定复位信号表达式确定复位信号表达式 利用利用SZ+1=110 译码产译码产生生清零清零信号信号 R0(1)R0(2)=11=11 (3)画出逻辑电路图和状态画出逻辑电路图和状态图图101101QCQBQA1101100010011001000000000001001011111151例例5 用用74LS90组成六十进制计数器

34、。组成六十进制计数器。 解：由于解：由于74LS90最大的最大的M=10，而实际要求，而实际要求N=60M，所，所以要用以要用2片片74LS90。一片接成十进制（个位），输出为。一片接成十进制（个位），输出为QDQCQBQA，另一片接成六进制（十位），输出为，另一片接成六进制（十位），输出为QCQBQA。 把一个把一个N1进制的计数器与一个进制的计数器与一个N2进制的计数器串接起来，进制的计数器串接起来，便可以构成便可以构成N= N1N2进制计数器，该方法称为相乘法。进制计数器，该方法称为相乘法。 52数字电子秒表计数、译码及显示电路数字电子秒表计数、译码及显示电路 74LS9074LS907

35、4487448536.5* 寄存器寄存器 寄存器是另一类特殊的时序电路，广泛地应用于数字计寄存器是另一类特殊的时序电路，广泛地应用于数字计算机和数字系统中。算机和数字系统中。 作用作用: 暂存数据和移位操作，暂存数据和移位操作， 可分为数据寄存器和移位寄存器。可分为数据寄存器和移位寄存器。基本结构基本结构: 由触发器和门电路组合而成，由触发器和门电路组合而成，n位二进制代码的寄存器就需要位二进制代码的寄存器就需要用用n个触发器组成。个触发器组成。 数据传输方式数据传输方式: 并行输入、串行输入、并行输出、串行输出。并行输入、串行输入、并行输出、串行输出。寄存器初始状态：寄存器初始状态： 数据输

36、入前一般使每位触发器置数据输入前一般使每位触发器置“0”，即清，即清0,使寄存器清使寄存器清0的的脉冲叫做清脉冲叫做清0脉冲。脉冲。54一一. 74LS175数据数据(并入一并出并入一并出) )寄存器寄存器 RD是异步清零控制端。寄存器存数之前，是异步清零控制端。寄存器存数之前，必须先将寄存器清零，否则有可能出错。必须先将寄存器清零，否则有可能出错。 1D4D是数据输入端，在是数据输入端，在CP正跳沿作用正跳沿作用下，下，1D4D端的数据被并行地存入寄存端的数据被并行地存入寄存器。器。输出数据从输出数据从lQ4Q并行地取出。并行地取出。 逻辑图逻辑图 清零清零 时钟时钟数据输入数据输入数据输出

37、数据输出R RD DCPCP1D1D 2D2D 3D3D 4D4D 1Q1Q 2Q2Q 3Q3Q 4Q4Q0 0 0 00 00 00 01 1A AB BC CD DA AB BC CD D1 11 1 保持保持1 10 0 功能表功能表 55二二. 4位移位位移位(串入一串出串入一串出)寄存器寄存器 在时钟脉冲作用下，内部各触发在时钟脉冲作用下，内部各触发器的信息同步地向右器的信息同步地向右( (或向左）移或向左）移动。因而串行寄存器又称为移位动。因而串行寄存器又称为移位寄存器。寄存器。逻辑图逻辑图状态表状态表 时钟数据输出端CPQ0 Q1 Q2 Q3000001D3 0 0 02D2 D

38、3 0 03D1 D2 D3 04D0 D1 D2 D3 56三三. 移位移位寄存器寄存器型计数器型计数器 前面的计数器从第前面的计数器从第i个状态到第个状态到第i+1个状态变化时，计数器个状态变化时，计数器输出代码通常会有多位发生变化。若用计数器的状态作控制信输出代码通常会有多位发生变化。若用计数器的状态作控制信号，号，常需译码电路常需译码电路。此外，由于计数器的状态代码有多位同时。此外，由于计数器的状态代码有多位同时向相反方向变化，对于后级的组合电路而言，向相反方向变化，对于后级的组合电路而言，存在着竞争冒险存在着竞争冒险。为了克服上述问题，在有些应用场合，需要采用移位寄存器型为了克服上述

39、问题，在有些应用场合，需要采用移位寄存器型计数器。如果把移位寄存器的输出，以计数器。如果把移位寄存器的输出，以一定的方式反馈到输入一定的方式反馈到输入，则可则可构成构成具有特殊编码的具有特殊编码的移位寄存器型计数器移位寄存器型计数器。最简单的移位。最简单的移位寄存器型计数器有寄存器型计数器有环形计数器环形计数器和和扭环形计数器扭环形计数器。 571. 环型计数器环型计数器 电路组成电路组成 工作原理工作原理 主要特点主要特点 有效状态只有一个是有效状态只有一个是1（或（或0），可直接用作译码器输出。），可直接用作译码器输出。 n位环形计数器，只有位环形计数器，只有n个有效状态，状态利用率低。个

40、有效状态，状态利用率低。无自启动能力，需要启动脉冲才能工作。无自启动能力，需要启动脉冲才能工作。 582. 扭环型计数器扭环型计数器 电路组成电路组成 工作原理工作原理 主要特点主要特点 每次有效状态变化仅有一个触发器翻转，输出状态译码不易每次有效状态变化仅有一个触发器翻转，输出状态译码不易存在竞争冒险。存在竞争冒险。 n位环形计数器，只有位环形计数器，只有2n个有效状态，状态利用较率低。个有效状态，状态利用较率低。无自启动能力，需要启动脉冲才能工作。无自启动能力，需要启动脉冲才能工作。 593. 自启动电路的设计自启动电路的设计自启动电路的设计原则自启动电路的设计原则 设计新的反馈电路，即设

41、计新的反馈电路，即求求反馈电路输出端的反馈电路输出端的触发器驱动方程触发器驱动方程。 先切断一个最简单的无效循环，设计反馈电路，然后进行状先切断一个最简单的无效循环，设计反馈电路，然后进行状态检查，如果不存在无效循环，设计完成。态检查，如果不存在无效循环，设计完成。 否则，切断另一否则，切断另一个无效循环，重新设计。个无效循环，重新设计。基本步骤基本步骤 列出修改后的状态表和反馈电路输出端的触发器驱动表列出修改后的状态表和反馈电路输出端的触发器驱动表 求触发器的驱动方程求触发器的驱动方程 画逻辑图画逻辑图 电路检查，画出完整的状态图电路检查，画出完整的状态图60例：设计一个能自启动的例：设计一

42、个能自启动的3位扭环形计数器。位扭环形计数器。 解解 1）画出基本扭环形计数器电路及其状态图）画出基本扭环形计数器电路及其状态图 2）列出修改后的状态表和反馈电路输出端的触发器驱动表）列出修改后的状态表和反馈电路输出端的触发器驱动表 1DC1CP1DC1Q0D0Q1D1Q0Q1FF0FF11DC1Q2Q2FF2D2Q0nQ1nQ2n000100110001011111010101无效有效循环1DC1CP1DC1Q0D0Q1D1Q0Q1FF0FF11DC1Q2Q2FF2D2Q0nQ1nQ2n000100110001011111010101无效有效循环1DC1CP1DC1Q0D0Q1D1Q0Q1F

43、F0FF11DC1Q2Q2FF2D2Q0nQ1nQ2n000100110001011111010101无效有效循环Q0nQ1nQ2n Q0n Q 1nQ2n Q0n+1 Q1n+1 Q2n+1D00001001001000001000100110010100110110111011111110110 Q1nQ2nQ0n00 01 11 10001001 1 01D03）触发器的驱动方程）触发器的驱动方程 D0=Q1nQ2n+Q0nQ2n =Q0nQ1n Q2n614）画逻辑图）画逻辑图 5）电路检查，画出完整的状态图）电路检查，画出完整的状态图Q0nQ1nQ2n 000100110 101010001011111 1DC1CP1DC1Q0D0Q1D1Q0Q1FF0FF11DC1Q2Q2FF2D2&62四四. 74194多功能寄存器多功能寄存器 功能表功能表 序序号号清清零零R RD D输输 入入输输 出出控制信号控制信号串行输入串行输入时钟时钟CPCP并行输入并行输入Q Q0 0Q Q1 1Q Q2 2Q Q3 3M M1 1M M0 0左移左移D DSLSL右移右移D DSRSRD D0 0D D1 1D D2 2D D3