[07]微机接口第七章

1、第七章节 8086时序第七章第七章 8086CPU的总线操作与时序的总线操作与时序1.时序概念时序概念:时钟周期时钟周期(T状态周期状态周期)机器周期机器周期(总线周期总线周期)指令周期指令周期空闲状态周期空闲状态周期TI等待周期等待周期Tw2.典型总线周期典型总线周期存储器及外设读写周期存储器及外设读写周期中断响应周期中断响应周期总线请求总线请求/响应周期响应周期第七章第七章 8086CPU的总线操作与时序的总线操作与时序1. 有利于我们深入了解指令的执行过程有利于我们深入了解指令的执行过程2. 有利于我们在编程时适当选用指令以缩短指有利于我们在编程时适当选用指令以缩短指令的存贮空间和指令执

2、行时间令的存贮空间和指令执行时间3. CPU与存贮器或与存贮器或I/O端口连接时，要考虑如何端口连接时，要考虑如何实现时序上的配合实现时序上的配合4. 微型机用于实时控制时微型机用于实时控制时,必须估计或计算必须估计或计算CPU完成操作所需时间完成操作所需时间,以便与控制过程配合以便与控制过程配合举例第七章第七章 8086CPU的总线操作与时序的总线操作与时序1.时钟周期时钟周期 (T状态周期状态周期Clock Cycle)T1T2T3T47.1 时钟周期、总线周期和指令周期时钟周期、总线周期和指令周期微处理器内部操作的最基本时钟单元，宽微处理器内部操作的最基本时钟单元，宽度为时钟信号相邻两上

3、升沿之间的时钟间隔。度为时钟信号相邻两上升沿之间的时钟间隔。第七章第七章 8086CPU的总线操作与时序的总线操作与时序2.机器周期机器周期(总线周期总线周期Bus Cycle) 微机处理器微机处理器BIU与外部电路之间进行一次数与外部电路之间进行一次数据传送操作所占用的时间，包含若干个时钟周期。据传送操作所占用的时间，包含若干个时钟周期。T1T2T3T4TIT1T2T3T4总线周期总线周期地址数据地址ADCLK数据第七章第七章 8086CPU的总线操作与时序的总线操作与时序3.指令周期指令周期(Instruction Cycle) 执行一条指令所需要的时间，由一至若执行一条指令所需要的时间，

4、由一至若干个机器周期组成。干个机器周期组成。第七章第七章 8086CPU的总线操作与时序的总线操作与时序7.2 系统的复位操作系统的复位操作8086CPU的的RESET引脚是用于系统复位的，引脚是用于系统复位的，可完成系统复位和启动操作，复位时，可完成系统复位和启动操作，复位时，CPU内内部的寄存器状态为：标志寄存器部的寄存器状态为：标志寄存器FR、指令指针、指令指针IP、段寄存器、段寄存器DS、SS、ES清零，指令队列清空，清零，指令队列清空，段寄存器段寄存器CS置为置为FFFFH。实际上，除了。实际上，除了CS外，外，所有内部寄存器都清零。启动后，从内存的所有内部寄存器都清零。启动后，从内

5、存的FFFF0H开始执行程序，开始执行程序，FFFF0H处一般存放一处一般存放一条无条件转移指令，转向系统程序的入口地址。条无条件转移指令，转向系统程序的入口地址。第七章第七章 8086CPU的总线操作与时序的总线操作与时序8086CPU复位时序图复位时序图至少四个时钟周期至少四个时钟周期CLKREST内部内部REST控制线控制线ALE、HLDA地址线地址线第七章第七章 8086CPU的总线操作与时序的总线操作与时序7.3 总线操作与时序总线操作与时序Intel 8086微处理器采用总线复用操作方式微处理器采用总线复用操作方式8086的的16位数据总线和地址总线的低位数据总线和地址总线的低16

6、位是共用位是共用的，典型的总线周期如图的，典型的总线周期如图T1T2T3T4TIT1T2T3T4总线周期总线周期地址数据地址ADCLK数据第七章第七章 8086CPU的总线操作与时序的总线操作与时序 在没有插入等待时钟周期在没有插入等待时钟周期TW的情况下，总线周期的情况下，总线周期由由4个时钟周期组成，即图中个时钟周期组成，即图中T1、T2、T3、T4 在在T1期间期间CPU把存储器或外设的地址放到总线上，把存储器或外设的地址放到总线上，这些地址信息由这些地址信息由ALE控制锁存到地址锁存器中，控制锁存到地址锁存器中，以便使总线上可以传送数据信息。以便使总线上可以传送数据信息。 T2期间分时

7、复用的地址期间分时复用的地址/数据总线处于高阻态，以数据总线处于高阻态，以便为读入或写出数据作准备。便为读入或写出数据作准备。 在在T3和和T4期间，读或写的数据出现在总线上，以期间，读或写的数据出现在总线上，以使完成读或写的操作。使完成读或写的操作。第七章第七章 8086CPU的总线操作与时序的总线操作与时序等待周期等待周期TW：T1T2T3TW一个总线周期数据输入地址输出T4READY地址总线READY信号的定时波形信号的定时波形如果在如果在T3周期结束之前，存储器或外设未准备好周期结束之前，存储器或外设未准备好数据传送，就要启动输入数据传送，就要启动输入CPU的的READY线使之变低电线

8、使之变低电平，从而在平，从而在T3和和T4之间插入一个或多个之间插入一个或多个TW等待周期，等待周期，直到直到READY变高，转入变高，转入T4周期，完成读写操作。周期，完成读写操作。第七章第七章 8086CPU的总线操作与时序的总线操作与时序空闲状态周期空闲状态周期TI：8086执行部件执行部件EU和总线接口部件和总线接口部件BIU在在一定程度上独立并行工作，只有当一定程度上独立并行工作，只有当BIU为了填为了填满指令队列或满指令队列或EU执行指令需要与外部交换数执行指令需要与外部交换数据时，申请一个总线周期，此时据时，申请一个总线周期，此时BIU才执行一才执行一个总线周期。因此在两个总线周

9、期之间，可能个总线周期。因此在两个总线周期之间，可能会存在一些会存在一些BIU空闲时钟周期。空闲时钟周期。第七章第七章 8086CPU的总线操作与时序的总线操作与时序一、一、8086读总线周期读总线周期T1T2T3T4一个总线周期CLKA19A16S6S3A19/S6 A16/S3BHE/S7DATA INAD15 AD0ALE低=I/O，高=MM/IORDDT/RDENA15A0举例第七章第七章 8086CPU的总线操作与时序的总线操作与时序二、二、8086具有等待状态的读总线周期具有等待状态的读总线周期T1T2T3TW一个总线周期CLKA19A16A19/S6 A16/S3BHE/S7DA

10、TA INAD15 AD0ALE低=I/O， 高=MM/IORDDT/RDENA15A0T4READYWAITREADYS6S3第七章第七章 8086CPU的总线操作与时序的总线操作与时序三、三、8086写总线周期写总线周期T1T2T3T4一个总线周期CLKA19 A16S6 S3A19/S6 A16/S3BHE/S7DATA OUTAD15 AD0ALE高=I/O，低=MM/IOWRDT/RDENA15A0第七章第七章 8086CPU的总线操作与时序的总线操作与时序四、四、8086具有等待状态的写总线周期具有等待状态的写总线周期T1T2T3T4一个总线周期CLKA19 A16S6 S3A19

11、/S6 A16/S3BHE/S7DATA OUTAD15 AD0ALE高=I/O，低=MM/IOWRDT/RDENA15A0TWREADYWAITREADY第七章第七章 8086CPU的总线操作与时序的总线操作与时序五、五、8086最小模式下的总线保持最小模式下的总线保持T4 OR TICLKHOLDHLDAAD15 AD0A19/S6 A16/S3RT/D,DEN ,IOM/,INTA ,WR ,RD第七章第七章 8086CPU的总线操作与时序的总线操作与时序六、六、8086中断响应周期中断响应周期T1T2T3T4T1T2T3T4向量类型ALEAD0 AD15INTADENCLK第一个中断响

12、应周期第一个中断响应周期第二个中断响应周期第二个中断响应周期第七章第七章 8086CPU的总线操作与时序的总线操作与时序eg. 使使AX清零清零MOV AX, 0三字节三字节 4TSUB AX, AX二字节二字节 3TXOR AX, AX二字节二字节 3T第七章第七章 8086CPU的总线操作与时序的总线操作与时序eg. MOV AX, 2000H设 DS=1000H，12000H=67H，12001H=45HT1T2T3T4一个总线周期CLKA19A16S6S3A19/S6 A16/S3BHE/S7DATA INAD15 AD0ALEM/IORDA15A00010 0000 0000 000

13、000014567HBHE为低为低M/IO为高为高AX=4567H第七章第七章 8086CPU的总线操作与时序的总线操作与时序 在在T1的前半周时，的前半周时，CPU把存储器或外设端口地址放把存储器或外设端口地址放入入AD0AD15和和A16/S3A19 / S6 。 M/IO信号有效，如果是存储器读，则信号有效，如果是存储器读，则M/IO线为高线为高电平；如果是外设读操作，则电平；如果是外设读操作，则M/IO为低电平。该为低电平。该信号从信号从T1开始维持到开始维持到T4结束，结束， BHE/S7信号也在信号也在T1时刻选通，以指明高时刻选通，以指明高8位数据总位数据总线上的信息是可用的。线

14、上的信息是可用的。 地址和地址和BHE/S7输出同时，输出同时，ALE变为高电平，大约经变为高电平，大约经过半个周期，在过半个周期，在T1后半周变为低电平，其下降沿使后半周变为低电平，其下降沿使地址信息锁存到锁存器中。地址信息锁存到锁存器中。 DT/R输出为低电平，表明此时进行了是总线读操输出为低电平，表明此时进行了是总线读操作。作。第七章第七章 8086CPU的总线操作与时序的总线操作与时序 RD 信号变为低电平，指示本周期进行读操作。信号变为低电平，指示本周期进行读操作。 DEN 信号变为低电平，该信号通常用于控制双信号变为低电平，该信号通常用于控制双向数据总线缓冲器的数据传输操作。向数据

15、总线缓冲器的数据传输操作。 上述上述 RD 和和 DEN 信号维持到信号维持到T4开始。开始。 在在T2的前半周时，结束地址信息的输出，的前半周时，结束地址信息的输出，AD0AD15变为高阻态，变为高阻态，A16/S3A19 / S6 和和BHE/S7输出周期状态信息，并维持到输出周期状态信息，并维持到T4 。第七章第七章 8086CPU的总线操作与时序的总线操作与时序 在基本总线周期在基本总线周期T3状态，内存单元或状态，内存单元或I/O端口将数据送到数据总线上。端口将数据送到数据总线上。CPU通过通过AD15AD0接收数据。接收数据。第七章第七章 8086CPU的总线操作与时序的总线操作与

16、时序 在在T4状态和前一个状态交界的下降状态和前一个状态交界的下降沿处，沿处，CPU对数据总线进行采样，从而对数据总线进行采样，从而获得数据。获得数据。第七章第七章 8086CPU的总线操作与时序的总线操作与时序 CPU在在T3状态前沿对状态前沿对READY信号进行采信号进行采样，如果样，如果READY为低，即说明存储器和外设为低，即说明存储器和外设尚未准备好，尚未准备好，CPU就会在就会在T3和和T4之间自动插入之间自动插入一个或几个等待状态一个或几个等待状态TW，CPU在某每个在某每个TW前前沿处对沿处对READY信号进行采样，直至信号进行采样，直至CPU接收接收到高电平的到高电平的REA

17、DY信号后，再把信号后，再把TW的状态执的状态执行完，脱离行完，脱离TW，进入，进入T4。第七章第七章 8086CPU的总线操作与时序的总线操作与时序 在在T1的前半周时，的前半周时，CPU把存储器或外设端口地把存储器或外设端口地址放入址放入AD0AD15和和A16/S3A19 / S6 。 M/IO信号有效，如果是存储器写，则信号有效，如果是存储器写，则M/IO线为线为高电平；如果是外设写操作，则高电平；如果是外设写操作，则M/IO为低电平。为低电平。该信号从该信号从T1开始维持到开始维持到T4结束，结束， BHE/S7信号也在信号也在T1时刻选通，以指明高时刻选通，以指明高8位数据位数据总

18、线上的信息是可用的。总线上的信息是可用的。 地址和地址和BHE/S7输出同时，输出同时，ALE变为高电平，大变为高电平，大约经过半个周期，在约经过半个周期，在T1后半周变为低电平，其后半周变为低电平，其下降沿使地址信息锁存到锁存器中。下降沿使地址信息锁存到锁存器中。 DT/R输出为高电平，表明此时进行了是总线写输出为高电平，表明此时进行了是总线写操作。操作。第七章第七章 8086CPU的总线操作与时序的总线操作与时序 WR信号变为低电平，指示本周期进行写操作。信号变为低电平，指示本周期进行写操作。 DEN 信号变为低电平，该信号通常用于控制双信号变为低电平，该信号通常用于控制双向数据总线缓冲器

19、的数据传输操作。向数据总线缓冲器的数据传输操作。 上述上述 RD 和和 DEN 信号维持到信号维持到T4开始。开始。 地址信号发出之后，地址信号发出之后，CPU立即从立即从AD0AD15发出发出要写到存储单元或要写到存储单元或I/O端口的数据，端口的数据，A16/S3A19 / S6 和和BHE/S7输出周期状态信息，并维持到输出周期状态信息，并维持到T4 状态。状态。第七章第七章 8086CPU的总线操作与时序的总线操作与时序 在在T3状态，状态，CPU继续提供状态信息和数继续提供状态信息和数据，并且继续维持据，并且继续维持WR、M/IO及及DEN信号为信号为有效电平。有效电平。第七章第七章

20、 8086CPU的总线操作与时序的总线操作与时序 在在T4状态，状态，CPU认为存储器或外设端口认为存储器或外设端口已经完成数据的写入，因而，数据从数据总已经完成数据的写入，因而，数据从数据总线上被撤除，各控制信号线和状态信号线也线上被撤除，各控制信号线和状态信号线也进入无效状态。此时进入无效状态。此时DEN信号总是进入高电信号总是进入高电平，从而使总线收发器不工作。平，从而使总线收发器不工作。第七章第七章 8086CPU的总线操作与时序的总线操作与时序 如果系统中设置如果系统中设置READY电路，并且电路，并且CPU在在T3状态的一开始未收到状态的一开始未收到“准备好准备好”信号，那信号，那么，会在状态么，会在状态T3和和T4之间插入一个或几个等待之间插入一个或几个等待周期。直到在某个周期。直到在某个TW的前沿处，的前沿处，CPU采样到采样到“准备好准备好”信号后，便将信号后，便将TW状态作为最后一个状态作为最后一个等待状态。执行完等待状态。执行完TW状态后进入状态后进入T4状态。在状态。在TW状态，总线上所有控制信号的情况和状态，总线上所有控制信号的情况和T3时一时一样，数据总线上也仍然保持要写入的数据。样，数据总线上也仍然保持要写入的数据。第七章第七章 8086CPU的总线操作与时序的总线操作与时序 在每个时钟脉冲的上升沿，在每个时钟