可重构加密引擎设计及FPGA实现_图文

1、 万方数据 万方数据梁伟,徐建波,朱理望,等:可重构加密引擎设计及FPGA实现2009,45(17693.2密码库的设计方法本文采用FPGA与算法的目标体系来设计密码库。每个算法的变量代表个不同的子范围。而对于每个指定的子范围,实际E就有个专门的算法配置。当配置从FPGA卸载的时候,相应的密码库就停止工作。其主要思想是在运行时通过合并子领域配置的框架来增加I司步配置。而个框架是在一定范围内所有配置算法的交集,这个框架也决定算法上变量的配置。同时,这种框架的配置数据能够有效地避免数据的冗余。l算法A请求信号配置1每配置2算法B +配置1配置密钥控制产生配置2器器图2密码库配置示意图在加密引擎密码

2、库的设计中,其密码库的数据地址总线直接和DMA控制器相联,DMA控制器为整个协处理器的核心,配置器可以通过外部设置各种参数来达到对加密算法的修汀,密钥产生器在DMA控制器的配合下,给加密引擎产生密钥。加密引擎是核心计算部件,其中集成了AES、DES、RSA等最常用的加密算法,还有RND(随机数工,DIG(消息摘要等基本运算。它们是实现以上对称和非对称加密体系的基础,也是用户级和系统级数据安全的重要保证。通过FPGA加密技术,可以获得更好的加密效率。4实验结果及讨论通过配置器选择Ahem公司的APEX2系列的芯片作为可重构加密引擎的处理器,使用ISE5.1做芯片综合和布局布线,ModelSim5

3、.7做时序仿真,在此芯片上完成128bits分组的加密和解密。下面给出了加密引擎在密码库中侯选算法为AES时的加密仿真数据:原文:112233A4455667878899AABBCCDDEEFF 初始密码:4C5A782F9A6A7E9C3D882A8E5C4E3F65根据以上数据可得出加密后的密文结果如下:密文:6E35A7D8F9A28539A5E8D2C4D6A7E415 图3加密模块仿真结果示意图为了验证所提出的加密引擎的有效性,该加密引擎效率测试的参考运行平台为133MHz带512MBRAM的Pentium处理器上。我们与国外同类系统在主要性能参数t进行比较,表1所示的参数是在时钟频

4、率为33MHZ下FPGA芯片的处理结果。表l不同结构的重构系统的性能比较从表1中可以看出本文的加密引擎在系统的总体实现面积占用率方面不是最优的,但从逻辑延时、数据流量和nr重构资源比方面看,系统的设计具有较为明显的速度和可重哿性能优势。5结论本文主要分析了当前传统加密引擎中存在的主要问题,从设计加密引擎总体硬件结构的角度讨论了可重构加密引擎没计的总体步骤;从加密引擎硬件实现过程中分析了FPGA优化设计的核心代码,总结了其中需要重点考虑的关键技术与问题。最后,通过实验仿真结果可以征明该加密引擎在保证动态安伞加密的一J时,具有很好的速度和可重构优势。因此,可重构加密引擎在嵌式加密产品研发方面具有很

5、好的应用前景。参考文献:【1】Hessl C,Enzler R,Walder H,et aLnecageforreconfignratble hardwareinwearablecomputingJ.Personal and Ubiquitous Computing,2003.7(5:299308.【21Chakraborty S,Gries M,Kunzli S,el a1.Design spaceexplorationofnetworkprocessorArchitecturesJ.NetworkprocessorDesign:Issuesand Practices,2002.1:5589

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9、作者:梁伟, 徐建波, 朱理望, 彭理作者单位:湖南科技大学,计算机科学与工程学院,湖南,湘潭,411201刊名: 计算机工程与应用英文刊名:COMPUTER ENGINEERING AND APPLICATIONS年,卷(期:2009,45(17参考文献(8条1.Dandalis A;Prasanna V K;Rolim JDP A comparative study of performance of AES final candidates using FPGAs 20002.Dandalis A;Victor K Fast parallel implementation of DFT

10、using confignrable Devices 19973.Dandalis A;Prasanna V K adaptive cryptographic engine for Architectures 20034.Meloone M;McCanny J V High performance Single-chip FPGA Rijndael algorithm implementations 20015.Chodowiec P;Gaj K Very compact FPGA implementation of the AES Algorithm 20036.Vuinemin J;Bertin P;Roncin D Programmable active memories:Reconfignrable systems come of age外文期刊 1999(017.Chakraborty S;Gries M;Kunzli S Desig