EDA技术试题库

1、70%基础题，20%中档题，10%提高题（试题容量：20 套试卷，其中每套试题填空题 10 空（每空2 分） ，选择题10 题（每题2 分） ） ，简答题4 题（每题5 分） ，分析题 2 题（每题10 分） ，设计题2 题（每题10 分） 。 基础题部分填空题（140 空）1. 一般把EDA技术的发展分为（CAD、（CAE）和（EDA三个阶段。2. EDA设计流程包括（设计准备）、（设计输入）、（设计处理） 和（器件编程）四个步骤。3时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真 , 因此又称为（功能仿真）。4. VHDL的数据对象包括（变量）、（常量）和（

2、信号），它们是用来存放各种类型数据的容器。5图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。6. 以EDA方式设计实现的电路设计文件，最终可以编程下载到（ FPGA或者（CPLD芯片中，完成硬件设计和验证。7. MAX+PLUS1文本文件类型是（.VHD）。8. 在PC上利用VHDL®行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。9. VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。10. 常用 EDA 的设计输入方式包括（文本输入方式）、 （图形输入方式）、 （波形输入方式）。11. 在 VHDL 程序中， （实体）和（结构体）是

3、两个必须的基本部分。12. 将硬件描述语言转化为硬件电路的重要工具软件称为（ HDL 综合器）。13、VHDL的数据对象分为（常量）、（变量）和（信号）3类。14、 VHDL 的 操作 符 包括 （算术 运算 符 ）和 （符号运算符）。15、常用硬件描述语言有（ Verilog HDL ）、（AHDL以及（VHDL。16、VHDL®本语句有（顺序语句）（并行语句）和属性自定义语句。17、VHDL同或逻辑操作符是（XNOR 。18、原理图文件类型后缀名是（.GDF）, Verilog HDL语言文本文件类型的后缀名是（.V ）。19、十六进制数16#E#E1 对应的十进制数值是（224

4、） 。20、一个完整的VHDL程序应包含三个基本部分，即库文件说明、（程序包应用说明）和（实体和结构体说明）。21、VHDL不等于关系运算符是（/二）。22、STD_LOGIC_1164g序包是（IEEE ）库中最常用的程序包。23文本输入是指采用（硬件描述语言）进行电路设计的方式。24当前最流行的并成为IEEE 标准的硬件描述语言包括（vhdl ） 和 （ verilog ）。25 .采用PLD进行的数字系统设计，是基于（芯片）的设计或称之为（自底向上）的设计。26 .硬件描述语言 HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为（自顶向下）的设计法。工具

5、大致可以分为（设计输入编辑器）、 （仿真器）、（ hdl 综合器）、 （适配器）以及 （下载器）等 5 个模块。28将硬件描述语言转化为硬件电路的重要工具软件称为（综合器）。29用MAX+plusII 输入法设计的文件不能直接保存在（根目录）上，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的（工程）。30 若 在 MAX+plusII 集 成 环 境 下 ， 执 行 原 理 图 输 入 设 计 方 法 ， 应 选 择 （ block diagram/Schematic ）命令方式。31 若在MAX+plusII 集成环境下，执行文本输入设计方法，应选择（.vhd ） 方式。32 m

6、axplus2max2libprim 是 MAX+plusII （基本）元件库，其中包括（门电路）、 （触发器）、（电源）、（输入）、（输出）等元件。33 maxplus2max2libmf 是 函数 元件库，包括（加法器）、（编码器）、（译码器）、（数据选择器数据）、（移位寄存器）等74 系列器件。34 图形文件设计结束后一定要通过（编译），检查设计文件是否正确。35 在MAX+plusII 集成环境下可以执行（生成元件）命令，为通过编译的图形文件产生一个元件符号。这个元件符号可以被用于其他的图形文件设计，以实现（多层次）的系统电路设计。36. 执行 MAX+p1usIl 的“ Timlng

7、 Analyzer ”命令， 可以 设计电路输入与输出波形间的（延时量）。37. 指定设计电路的输入输出端口与目标芯片引脚的连接关系的过程称为（端口映射）。38. MAX+plusII 的波形文件类型是（.swf ）。39层次化设计是将一个大的设计项目分解为若干个（ 子项目） 或者若干个（ 层次 ） 来完成的。先从 （ 顶层 ） 的电路设计开始，然后在（ 顶层） 的设计中逐级调用（底层）的设计结果，直至实现系统电路的设计。40. 一个项目的输入输出端口是定义在（实体中）中。41. 描述项目具有逻辑功能的是（结构体）。42. 关键字ARCHITECTURE义的是 （结构体）。43.1987标准的

8、VHD用言对大小写（不敏感）。44.关于1987标准的VHDL语言中，标识符必须以（英文字母）开头。语言中变量定义的位置是（结构体中特定位置） 。46. VHDL 语言中信号定义的位置是（结构体中特定位置）。47. 变量赋值号是（ := ）, 信号赋值号是（ <= ） 。48. IF 语句属于（顺序）语句。49. LOOPg句属于（顺序）语句。50. PROCESS句属于（并行）语句。51. CASSg句属于（顺序）语句。52. EDA 的中文含义是（电子设计自动化）。53可编程逻辑器件的英文简称是（PLD） 。54 . 现场可编程门阵列的英文简称是（FPGA） 。55 .在EDA中，I

9、SP的中文含义是（在系统编程）。56 . EPF10K20TC144-4 具有（144）个管脚。57 . MAXPLUSII 中原理图的后缀是（.GDF） 。58 . VHDL语言共支持四种常用库，其中（WORK库是用户的VHD殴计现行工作库。59 .在EDAX具中，能将硬件描述语言转换为硬件电路的重要工具软件称为（综合器）60 .在VHDL的CASEg句中，条彳句中的“=>”不是操作符号，它只相当与（ THEN作用。61 . assign >pin/location chip命令是 MAXPLUSII软件中（引脚锁定）的命令。62 .在VHDL中，可以用语句（clock'

10、 event and clock= ' 0'）表示检测clock下降沿。63 .在VHDL中，语句" FOR I IN 0 TO 7 LOOP”定义循环次数为（8）次。64 .在VHDL中，PROCESS构内部是由（顺序）语句组成的。65 .执行MAX+PLUSII的（Simulator ）命令，可以对设计的电路进行仿真。66 .执行MAX+PLUSII （ Compiler ）命令，可以对设计的电路进行编译。67 .执行MAX+PLUSI （ Programmer）命令，可以对设计的电路进行下载。68 .在VHDL中，PROCESS身是（并行）语句。69 . 在元件

11、例化语句中，用（ => ）符号实现名称映射，将例化元件端口声明语句中的信号与PORT MA冲的信号名关联起来。70 .在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是（被高层次电路设计调用） 。71 .在MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（综合）。72 .在VHDL中，IF语句中至少应有 1个条件句，条件句必须由（BOOLEAN 表达式构成。73 .在VHDL中（变量）不能将信息带出对它定义的当前设计单元。74 .在VHDL中，一个设计实体可以拥有一个

12、或多个（结构体）。75 .在VHDL的IEEE标准库中，预定义白标准逻辑数据STD_LOGICT （9）种逻辑值。76 .在 VHDL中，用语句（clock ' EVENT AND clock= ' 1'）表示 clock 的上升沿。77、仿真是对电路设计的一种（间接的）检测方法。78. Quartus II中建立设计项目的菜单是（"File " - "New Project Wizard "）。79. 执行 Quartus II 的（Create / Update / Create Symbol Files for Curren

13、t File）命令，可以为设计电路建立一个元件符号。80. 使用 Quartus II 的图形编辑方式输入的电路原理图文件必须通过（编译）才能进行仿真验证81. Quartus II 的波形文件当中设置仿真时间的命令是(Edit/ Time Bar ) 。82. 完整的 IF 语句，其综合结果可实现(组合逻辑电路)。83. 描述项目具有逻辑功能的是(结构体)。84. protel 原理图设计时, 按下 (Q) 键可实现英制和公制的转换。85. 在VHDL语言的程序中，注释使用(-)符号。86. protel原理图设计时，按下(E+M+M键)快捷键可实现“移动功能”。87. 在放置元器件的过程按

14、下(TAB )键可以调出元件属性对话框。88. 40mil 大约等于() m。 A 、 B 、 0.001cm C 、 D 、 0.001mm89. 通常所说的几层板指的是(钻孔图层)的层数。90. 执行( Align Top )命令操作，元器件按顶端对齐。91. 执行 (Align Bottom ) 命令操作, 元器件按底端对齐.92. 执行(Align Left )命令操作, 元器件按左端对齐.93. 执行(Align Right )命令操作, 元气件按右端对齐.94. 原理图设计时, 实现连接导线应选择(Place/Wire ) 命令 .95. 要打开原理图编辑器, 应执行 (Schem

15、atic) 菜单命令.96. 进行原理图设计，必须启动(Schematic )编辑器。97. 使用计算机键盘上的(Page Down )键可实现原理图图样的缩小。98. 往原理图图样上放置元器件前必须先(装载元器件库) 。99. 执行(Tools/Preferences )命令，即可弹出PCB系统参数设置对话框。100. 在印制电路板的(Keep Out Layer )层画出的封闭多边形，用于定义印制电路板形状及尺寸。101. 印制电路板的(Silkscreen Layers )层主要用于绘制元器件外形轮廓以及标识元器件标号等。该类层共有两层。102. 在放置元器件封装过程中，按(“键使元器件

16、封装旋转。103. 在放置元器件封装过程中，按(X )键使元器件在水平方向左右翻转。104. 在放置元器件封装过程中，按(Y )键使元器件在竖直方向上下翻转。105. 在放置元器件封装过程中，按（L ）键使元器件封装从顶层移到底层。106. 在放置导线过程中，可以按（Back Space ）键来取消前段导线。107. 在放置导线过程中，可以按（Shift+Space ）键来切换布线模式。108. 执行（Center Horizontal）命令操作，元器件按水平中心线对齐。109. MAX+plus II 支持原理图、（ VHDL） 、 （ Verilog ）语言及以波形与EDIF 等格式的文件

17、，并支持混合设计、（功能）仿真和（时序）仿真。110结构体是用于描述设计实体的（内部结构）以及实体端口间的（逻辑关系），它不能单独存在， 必须有一个界面说明即（实体） 。 对具有多个结构体的实体，必须用 （ CONFIGURATION配置）语句指明用于综合的结构体和用于仿真的结构体。111由（已定义的）、 （数据类型不同）的对象元素构成的（数组）称为记录类型的对象。（共计 140 空）选择题（140 题）110. .关于EDA技术的设计流程，下列顺序正确的是（A ）A原理图/HDL文本输入-功能仿真-综合-适配-编程下载-硬件测试B原理图/HDL文本输入-适配-综合-功能仿真-编程下载-硬件测

18、试；C原理图/HDL文本输入-功能仿真-综合-编程下载-适配硬件测试；D原理图/HDL文本输入-功能仿真-适配-编程下载-综合-硬件测试111. 对 利用原理图输入设计方法进行数字电路系统设计，下面说法是不正确的（C）A 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B 原理图输入设计方法一般是一种自底向上的设计方法；C 原理图输入设计方法无法对电路进行功能描述；D 原理图输入设计方法也可进行层次化设计。112. Quartus II 的设计文件不能直接保存在（B ） 。A 系统默认路径B 硬盘根目录C 项目文件夹D 用户自定义工程目录113. 使 用 Quartus II

19、工具软件建立仿真文件，应采用（D ）方式A .图形编辑 B .文本编辑C .符号编辑D .波形编辑114. 设计项目的菜单是（C ）.A .“File ”“New " B ,“Project ”“New Project Wizard”C . “ File ”“New Project Wizard ”115. uartus II集成环境下为图形文件产生一个元件符号的主要用途是（D ）.A.仿真B.编译C.综合D.被高层次电路设计调用116. 是对电路设计的一种（ B ）检测方法.A.直接的 B .间接的C.同步的D.异步的117. Quartus II的（B ）命令，可以对设计电路进行

20、功能仿真或者时序仿真.A. Create Default Symbol B. Start SimulationC . CompilerD. Timing Analyzer118. Qjartus II的图形设计文件类型是（ B ）.A. . scf B . . bdf C . . vhdD . v119. Quartus II 是（ C ）A.高级语言 B .硬件描述语言C. EDAX具软件D.综合软件120. 用Quartus II工具软件实现原理图设计输入，应采用（ A ）方式.A.模块/原理图文件 B .文本编辑C .符号编辑D .波形编辑121. 一个能为VHDLB合器接受，并能作为一

21、个独立的设计单元的完整的VHDL程序称为（C ）.A .设计输入B .设计输出C .设计实体D .设计结构122. VHD嘀用的库是（ A ）标准库.A. IEEE B . STDC. WORKD. PACKAGE123. VHDL的端口声明语句中，用（ A ）声明端口为输入方向.A. IN B . OUT C. INOUT D. BUFFER124. VHDL的端口声明语句中，用（ B ）声明端口为输出方向.A. INOUTC . INOUTD. BUFFER16在VHDL的端口声明语句中,声明端口为双向方向.A.IN B OUTINOUTBUFFER17在VHDL的端口声明语句中,声明端口

22、为具有读功能的输出方向.A.IN B OUTINOUTBUFFER18在VHDL标识符命名规则中,）开头的标识符是正确的A.字母C.汉字D.下划线19在下列标识符中，（ C是VHDL法标识符.A.4hadde B hadde4hadder4hadde20在下列标识符中，A ）是是VHDL错误的标识符.A.4hadde B hadde4hadder4hadde21VHDL 程序中的中间信号必须在中定义,变量必须在中定义（ B ）进程B 结构体进程进程D.结构体 结构体22在VHDL中,目标变量的赋值符号是A.23在VHDL中,目标信号的赋值符号是A.24在VHDL的FOR_LOOP1句中的循环变

23、量是一个临时变量,属于LOOP语句的局部变量， （ B ）事先声明A.必须C.其类型要D.其属性要25.在VHDL的并行语句之前，可以用（C ）来传送往来信息A.变量B .变量和信号C.信号D.常量26.在 VHDL中,PROCESS构是由A ）语句组成的A.顺序B .顺序和并行D.任何27.在 VHDL中,条件信号赋值语句WHEN_ELSE于（C语句.A.并行兼顺序B.顺序）符号实现名称映射，将例化元件28 . 在元件仞化（COMPONEN曲句中，用（ D端口声明语句中的信号名与 PORT MAP)中的信号名关联起来.A.=B.:=C.V=D.=>29 .把上边的英文缩略语和下边的中文

24、意思对应起来。(1) EDA (2)FPGA (3)SOC (4) CPLD ASIC(6) SRAMISP (8)VHDL (9) BST (10) IEEE34.关于1987标准的VHD皿言中，标识符描述正确的是a片上系统bc现场可编程门阵列de在系统可编程fg边界扫描测试技术hi电子设计自动化j30. 一个项目的输入输出端口是定义在A.实体中B.结构体中体31. 描述项目具有逻辑功能的是A.实体B.结构体进程32. 关键字ARCHITECTURE义的是A.结构体B.进程置33. 1987标准的VHDL语言对大小写是A.敏感的B.只能用小写不敏感A.必须以英文字母开头C.可以使用数字开头3

25、5. 符合1987VHDL标准的标识符是复杂可编程逻辑器件静态随机存取存储器超高速硬件描述语言美国电子工程师协会专用集成电A 。C.任何位置D.进程B 。C.配置D.A。C.实体D. 配D。C.只能用大写D.A。B.可以使用汉字开头D.任何字符都可以A 。D. 2aA. a1inB.ain2C.2aD. asd37变量和信号的描述正确的是22a36. 不符合1987VHDL标准的标识符是A. 变量赋值号是B. 信号赋值号是C. 变量赋值号是<= D. 二者没有区别A.38卜面数据中属于实数的是4.2B.C.1D.11011”A.STDLOGIG 116钟定义的高阻是字符D. ZB. xC

26、.39. STD LOGIG 116曲字符H定义的是A.弱信号 1B.弱信号 0C. 没 有 这 个 定D. 初始值40如果 a=1,b=0 ， 则逻辑表达式a ANDb )OR(NOTb ANDa ) 的值是A.B.C.D. 不确定A.41IF不属于顺序语句的是语句B. LOOP 语 句C.D. CASE 语句PROCESS1句42 EDA的中文含义是A. 电子设计自动化B.计算机辅助计算C. 计算机辅助教学D.计算机辅助制造43 可编程逻辑器件的英文简称是A.FPGAB.PLAC.PALD. PLDA.44现场可编程门阵列的英文简称是PAL45A. 网络供应商知识产权核FPGAD. PLD

27、B.PLAC.在EDA中，IP的中文含义是B. 在系统编程C. 没有特定意义D.B. 84D. 不确定A. ALTERAB. ATMELC. LATTICED. XILINX47VHDL 语 言 共 支 持 四 种 常 用 库 ，其中哪种库是用户VHDL 设 计 现 行 工 作库：库库工作库A. 进程语句48卜列语句中，不属于并行语句的是:语句 C.元件例化语句ELSE语句46.EPF10K30TC144-4具有多少个管脚A. 144 个C. 15 个Quartus II 是哪个公司的软件49 下列关于变量的说法正确的是A.变量是一个局部量，它只能在进程和子程序中使用。B.变量的赋值不是立即发

28、生的，它需要有一个延时。C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。D.变量赋值的一般表达式为：目标变量名<= 表达式。50. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述A.器件外部特性 B.器件的内部功能C.器件的综合约束 E.器件外部特性与内部功能51.在VHDL中，为定义的信号赋初值，应该使用C符号。A.=:B.=C.D. <=61.符合1987VHD由准的标识符是A 。52. 在VHDL的IEEE标准库中，预定义白标准逻辑位STD_LOGIC的数据类型中是用B表小的。A.小写字母和数字B.大写字母数字 C.大或

29、小写字母和数字D.全部是数字53. 在VHDL勺IEEE标准库中，预定义的标准逻辑数据 STD_LOGIC有C种逻辑值。A .2B.3C.9 D. 854 .在VHDL中，条件信号赋值语句WHEN_ELS属于 C 语句。A.并行和顺序B.顺序 C. 并行D.不存在的55 .在Quartus II 中，新建时序波形文件时应选择D(A) Editor file(B) Graphic Editor file(C) Text Editor file( D) Vector waveform file56 .描述项目具有逻辑功能的是B。A.实体B.结构体 C. 配置D.进程57 .关键字 ARCHITEC

30、TURE义的是 A。A.结构体B.进程 C. 实体D.配置58 .1987标准的VHDL言对大小写是D 。A.敏感的B.只能用小写C. 只能用大写 D.不敏感59 .关于1987标准的VHDL语言中，标识符描述正确的是A。A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头 D.任何字符都可以60 .关于1987标准的VHDL语言中，标识符描述正确的是B。A.下划线可以连用B.下划线不能连用C.不能使用下划线D.可以使用任何字符A. A_2B. A+2 C. 2AD. 2262 .符合1987VHDLB准的标识符是 A。A. a_2_3B. a 2 C. 2_2_aD. 2a63 .

31、不符合1987VHDL标准的标识符是D 。A. a2b2B. albl C. ad12D. %5064 . VHDL语言中变量定义的位置是 D。A.实体中中任何位置B.实体中特定位置C. 结构体中任何位置D.结构体中特定位置65 . VHDL语言中信号定义的位置是 D。A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置 66.变量和信号的描述正确的是A。A.变量赋值号是:= B.信号赋彳1号是:=C. 变量赋值号是<二D.二者没有区别67 .变量和信号的描述正确的是B 。A.变量可以带出进程B.信号可以带出进程C.信号不能带出进程D. 二者没有区别68 .关于V

32、HD嗷据类型，正确的是。A.用户不能定义子类型B.用户可以定义子类型C.用户可以定义任何类型的数据D.前面三个答案都是错误的69 .可以不必声明而直接引用的数据类型是C 。A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D.前面三个答案都是错误的70 .使用STD_LOGIG_116彼用的数据类型时 B。A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明71 .正确给变量X赋值的语句是 B。A. X<=A+B; B. X:=A+b; C. X=A+B; D.前面的都不正确72 .下列语句中，不属于并行语句的是:A.进程语句

33、语句 C.元件例化语句ELSE语句73 .关于VHDL中的数字，请找出以下数字中数值最小的一个：A. 2#1111_1110# B. 8#276# C. 10#170#D. 16#E#E174 .关于VHDL中的数字，请找出以下数字中最大的一个： 。A. 2#1111_1110# #276# C. 0#170# #E#E175 .下列标识符中，B是不合法的标识符。A. State。B. 9moon C. Not_Ack_0D. signal76 .在VHDL语言描述中。定义数据类型通常采用的关键词是(C )(A) signal( B) variable(C) type( D) set77 .在

34、VHDL语言的程序中，注释使用以下的哪一种符号？( B )(A)关于元件例化的描述中，正确的有(B )(A) 元件例化根据例化语句中所定义的例化元件端口名和当前系统的连接实体端口名的接口表达方式来说，有两种方式：1)名字关联方式2)功能关联方式(B) 元件例化根据例化语句中所定义的例化元件端口名和当前系统的连接实体端口名的接口表达方式来说，有两种方式：1)名字关联方式2)位置关联方式(C) 在位置关联方式的例化语句中，表达式的位置可以互换(D) 为了方便书写程序，元件例化名可以省略79 . 一个进程中允许描述对应于 时钟信号的同步时序逻辑(A )(A) 一个(B)两个(C) 三个(D)多个80

35、 .在以下4种语言中属于硬件描述语言的是(A )(A) VHDL(B) VC(C) VB(D) Delphi81 Protel 99SE 是用于（B）的设计软件。A电气工程 B电子线路C机械工程D 建筑工程99 SE 原理图设计工具栏共有（C ）个。A. 5 B. 6 C. 7 D. 883. 执行（ B ）命令操作，元器件按垂直均匀分布。Vertically Vertically84. 执行（D ） 命令操作, 元器件按底端对齐.Right Top Left Bottom85. 执行（ A ） 命令操作, 元器件按右端对齐.Right Top Left Bottom86. 原理图设计时, 实

36、现连接导线应选择（ B ） 命令 ./Line Wire87. 进行原理图设计，必须启动（B ）编辑器。C Schematic Library Library88. 往原理图图样上放置元器件前必须先（B ） 。A.打开浏览器B.装载元器件库C.打开PC瑜辑器D.创建设计数据库文件89. 仿真库中包含了一般的熔丝元器件，Designator 指的是熔丝的（A ） 。A. 名称 B. 电流 C. 阻抗 D. 不清楚90. 网络表中有关网络的定义是（C ） 。A. 以“ ”开始，以“ ”结束 B. 以“”开始，以“”结束C. 以“（”开始，以“）”结束 D. 以“ ”开始，以“ ”结束91 .执行（

37、B ）命令，即可弹出PCB系统参数设置对话框。Bord Options Preferences92 . 在放置导线过程中，可以按（A ）键来取消前段导线。A. Back Space B. EnterSE 提供了（B ）层为内部电源/ 接地层。.16 C94. 印制电路板的（B ）层主要是作为说明使用。Out LayerOverlayLayersLayer95. 在放置元器件封装过程中，按（D ）键使元器件封装旋转。D.空格键96. 在放置元器件封装过程中，按（B ）键使元器件在竖直方向上下翻转。D.空格键97. 在放置导线过程中，可以按（C ）键来切换布线模式。Space B. Enter +

38、SpaceSE为PC瑜辑器提供的设计规则共分为（ D ）类。.10 C99. Protel 99 SE 原理图文件的格式为（C ） 。100. 执行（ C ）命令操作，元器件按水平中心线对齐。HorizontallyHorizontal101. 执行（ B ）命令操作，元器件按顶端对齐。Right Top Left Bottom102. 执行 （ C ） 命令操作，元器件按左端对齐.Right Top Left Bottom103. 原理图设计时，按下（ B ） 可使元器件旋转90°。A. 回车键B. 空格键键键104. 要打开原理图编辑器, 应执行 （ C ） 菜单命令.Proje

39、ct Library105. 进行原理图设计，必须启动（B ）编辑器。C Schematic LibraryLibrary106. 网络表中有关元器件的定义是（A. 以“ ”开始，以“ ”结束B.“”“”C. 以“（”开始，以“）”结束“)”结束D. ”开始，以“ ”结束A. 连线排列B.元器件的排列C. 元器件与连线排列D.除元器件与连线以外的实体排列SE 提供了多达（C）层为铜膜信号层。.16B ）层画出的封闭多边形，用于定义印制电路板形状及尺寸。109. 在印制电路板的（Layer B. Mechanical Layers Overlay overlay110. 印制电路板的（B ）层主

40、要用于绘制元器件外形轮廓以及标识元器件标号等。该类层 共有两层。Out LayerLayersLayers Layer111. 在放置元器件封装过程中，按（A ）键使元器件在水平方向左右翻转。D.空格键112. 在放置元器件封装过程中，按（C ）键使元器件封装从顶层移到底层。D.空格键113. 在放置导线过程中，可以按（C ）键来切换布线模式。Space B. Enter +SpaceSE为PC瑜辑器提供的设计规则共分为（ D ）类。.10 C115原理图设计窗口顶部为主菜单和主工具栏，左部为（A ）。A. 设计管理器B. 底部为状态栏C. 常用工具栏D.命令栏116网络表的内容主要由两部分组

41、成：元器件描述和（A. 网络连接描述B. 元器件编号C. 元器件名称D.元器件封装）菜单中。A ）两种类型。过孔117工作层中的信号板层（Signal Layers ）包括底层、中间层和（D ）A. 内部电源/ 地线层B. 其它工作层C. 机械板层D. 顶层99 SE 可以直接创建一个（ A ） 文件。A. *.DDB B. *.Lib C. *.PCB D. *.Sch119原理图可以生成各种类型的报表，生成各种报表的命令都在（A120原理图文件的扩展名是（A ） 。121设计电路板文件的扩展名是（C ） 。122创建元器件封装库文件的扩展名是（B ） 。123原理图电气规则检查后产生文件的

42、扩展名是（B ） 。124网络表文件的扩展名是（B ） 。125元器件列表文件（Protel Format 格式）的扩展名是（B ） 。126元器件列表文件（CSV Format 格式）的扩展名是（A ） 。127元器件列表文件（Client Spreadsheet 格式）的扩展名是（D128.元器件列表文件的格式有三种，其中（ A ）与EXCEK式类似。A. Client Spreadsheet B. CSV Format C. Protel Format129根据元器件的焊盘种类不同，元件封装可分为插针式元器件封装和（A. 表贴式元器件封装B. 焊盘 C. 导线D.130 . RB代表（A

43、 ）。A. 电解电容B. 管状元器件C. 二极管D. 双列直插式元器件131 AXIAL 代表（ B ） 。A. 电解电容B.管状元器件C.二极管D.双列直插式元器件132 DIP 代表（A. 电解电容B.管状元器件C.二极管D.双列直插式元器件133 SIP 代表（A. 电解电容B. 单列直插式元器件C.二极管D. 双列直插式元器件134 DIP 代表（A. 电解电容B. 单列直插式元器件C.二极管D. 双列直插式元器件135元器件石英晶体振荡器的封装是（A. DIP B. SIP C. AXIAL136.元器件可变电阻（POT1 POT2的封装是A. DIP B. VR1 C. AXIAL

44、137电阻类的封装是（C ） 。A. DIP B. RB C. AXIAL138晶体管的封装是（C ） 。A. DIP B. RB C. TO-xxx139. PC瑜辑器中放置元器件工具栏是（ A ）。A. Component Placement B. Find SelectionC. Placement Tools Tools140. PC瑜辑器中放置工具栏是（ C ）。A. Component Placement B. Find SelectionC. Placement Tools Tools简答题（56 题）1、谈谈你对 EDA技术的理解。（什么是EDA）。EDAa术就是以大规模可编程

45、逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术， 或称为IES/ASIC自动设计技术。2.简要解释建模、仿真和综合的含义。答：建模是指用硬件描述语言描述电路的功能。仿真是指验证电路的功能。综合是指把软件模型转化为硬件电路。3、EDA技术的主要特征有哪些？答：自顶向下的设计

46、方法； 采用硬件描述语言；高层综合优化；并行工程；开放性和标准化。4、什么是硬件描述语言？答：是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的功能、电路结构和连接形式；与传统的门级描述方式相比，它更适合复杂数字电子系统的设计。5、用硬件描述语言设计电路有哪些优点？突出的优点： 语言的公开可利用性； 设计与工艺的无关性； 宽范围的描述能力； 便于组织大规模系统的设计； 便于设计的复用、交流、保存和修改等。6、利用EDA技术进行电子系统的设计有什么特点？答：用软件的方式设计硬件； 用软件方式设计的系统到硬件系统的转换是由有关的开 发软件自动完成的； 设计过程中可用有关软件

47、进行各种仿真； 系统可现场编程，在线升级； 整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。7、从使用的角度讲，EDA技术主要包括几个方面的内容？答：EDA技术的学习主要应掌握四个方面的内容： 大规模可编程逻辑器件； 硬件描述 语言； 软件开发工具； 实验开发系统。其中，硬件描述语言是重点。8、硬件描述语言 VHDL的特点是什么？VHD提一种具备形式化、 层次化和规范化的硬件描述语言。1硬件相关结构2 VHDL的并发性3混合级描述以及混合级模拟。9、信号与变量的区别有哪些？信号可以用来描述哪些硬件特性？答：变量赋值与信号赋值的区别在于，变量具有局部特征，它的有效只局限于所定义的一个进程中

48、，或一个子程序中，它是一个局部的、暂时性数据对象（ 在某些情况下） 。对于它的赋值是立即发生的（ 假设进程已启动） ， 即是一种时间延迟为零的赋值行为。信号则不同，信号具有全局性特征，它不但可以作为一个设计实体内部各单元之间数据传送的载体，而且可通过信号与其他的实体进行通信（ 端口本质上也是一种信号） 。信号的赋值并不是立即发生的， 它发生在一个进程结束时。赋值过程总是有某种延时的，它反映了硬件系统并不是立即发生的，它发生在一个进程结束时。赋值过程总是有某些延时的，它反映了硬件系统的重要特性，综合后可以找到与信号对应的硬件结构，如一根传输导线、一个输入/ 输出端口或一个 D 触发器等。10、名

49、词解释：VHDL实体说明、.结构体、类属表、数据对象、并行语句、程序包。答：VHDL（ Very high speed intergated circuit Hardware Description Language） :非常 高速集成电路的硬件描述语言。11、名词解释：结构体答： 通过若干并行语句来描述设计实体的逻辑功能（行为描述）或内部电路结构（结构描述），从而建立设计实体输出与输入之间的关系。12、名词解释：类属表答： 用来确定设计实体中定义的局部常数，用以将信息参数传递到实体，用类属表指明器件的一些特征。最常用的是上升沿和下降沿之类的延迟时间，负载电容、驱动能力和功耗等。13、名词解释

50、：数据对象答 : 数据类型的载体，共有三种形式的对象：Constant （常量） 、 Variable （变量） 、 Signal（信号） 。14、名词解释：并行语句答 : 并行语句有五种类型，可以把它们看成结构体的五种子结构。这五种语句结构本身是并行语句， 但内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句，如进程内部包含的即为顺序语句。五种语句结构分别为块语句、进程语句、信号赋值语句、子程序调用语句和元件例化语句。15、名词解释：程序包答：程序包可定义一些公用的子程序、常量以及自定义数据类型等。各种VHD战译系统都含有多个标准程序包，如Std-Logic-1164 和Standa

51、rd程序包。用户也可已自行设计程序包。程序包由两个独立的单元组成：程序包声明单元和程序包体单元构成。16、元件例化语句的作用是什么？答：元件例化语句作用：把已经设计好的设计实体称为一个元件或一个模块，它可以被高层次的设计引用。是使 VHDL设计构成自上而下层次设计的重要途径。17、什么是并行语句？什么是顺序语句？答：并行语句主要用来描述模块之间的连接关系，顺序语句一般用来实现模块算法部分。18、设计项目的验证有哪几种方法？答：包括功能仿真、时序仿真和定时分析。功能仿真又称前仿真，是在不考虑器件延时的理想情况下的一种项目验证方法，通过功能仿真来验证一个项目的逻辑功能是否正确。时序仿真又称模拟仿真或后仿真， 是在考虑设计项目具体适配器件的各种延时的情况下的一种 项目验证方法。时序仿真不仅测试逻辑功能，还测试目标器件最差情况下的时间关系。定时分析可以分析各个信号到输出端的时间延迟，可以给出延迟矩阵和最高工作频率，还可分析信号的建立、保持时间。19、简述层次结构设计的优点。答：层次化设计是一种模块化的设计方法，设计人员对设计的描述由上至下逐步展开，符合常规的思维习惯；由于顶层设计与具体的器件和工艺无关，因此易于在各种可编程逻辑器件中间进行移植。层次化的设计方法可以使多个设计人员同时进行操作。有利于对设计