数电课程设计多功能数字钟

1、课 程 设 计 课程名称_数字电子技术课程设计 _题目名称_多功能数字钟的电路设计_学生学院_物理与光电工程学院_专业班级_08光信息与科学技术2班_学 号_3108009486_学生姓名_伍国章_指导教师_黄老师_2010 年 06 月 9 日共 14 页 第 13 页一、设计题目多功能数字钟的电路设计数字钟是采用数字电路实现“时”、“分”、“秒”数字显示的计时装置。钟表的数字化在提高报时精度的同时，也大大扩展了它的功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯等。因此，研究数字钟及扩大其应用，有着非常现实的意义。1）掌握数字钟的设计、组装与调试方法。2）熟悉

2、集成电路的使用方法。二、 设计任务与要求1）时钟显示功能，能够以十进制显示“时”、“分”、“秒”。2）具有校准时、分的功能。3）整点自动报时，在整点时，便自动发出鸣叫声，时长1s。选做：1）闹钟功能，可按设定的时间闹时。2）日历显示功能。将时间的显示增加“年”、“月”、“日”。三、 原理电路一个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。1、 振荡器单元电路设计方案一：晶体振荡器电路

3、晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用TTL门电路构成；另一类是通过CMOS非门构成的电路，如图1.2所示，从图上可以看出其结构非常简单。该电路广泛使用于各种需要频率稳定及准确的数字电路，如数字钟、电子计算机、数字通信电路等。图1.2 CMOS晶体振荡器(仿真电路)图1.2所示电路中，CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容、与晶体构成

4、一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。方案二：555定时器与RC组成的多谐振荡器如果精度要求不高可以采用由集成电路定时器555与RC组成的多谐振荡器。设振荡频率f0103Hz，电路参数如图555多谐振荡器原理电路及工作波形本设计采用方案一，单元电路连接、各参数及产生的波形如下图所示：、分频器单元电路设计通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级

5、2进制计数器来实现。例如，将32768z的振荡信号分频为1Z的分频倍数为32768（），即实现该分频功能的计数器相当于15级2进制计数器。常用的2进制计数器有74HC393等。方案一：可选用14级二进制串行计数/分频器CD4060得到精确频率。CD4060计数为级进制计数器，可以将32768z的信号分频为z。欲得到1秒信号，还需要加入分频电路。14级二进制串行计数/分频器1HZ分频电路图2 秒脉冲产生电路方案二：利用计数器级联选用三片74LS90进行级联，因为每片为1/10分频器，三片级联好获得1Hz标准秒脉冲。其电路图如下：由于CD4060在MULTISIM中仿真不了，所以本设计采用三片74

6、HC161和一片74HC160IC级联，构成215分频器。单元电路连接如下图所示：、计数器单元电路设计时间计数单元有时计数、分计数和秒计数等几个部分。时计数单元一般为12进制计数器或24进制计数器，其输出为两位8421BCD码形式；分计数和秒计数单元为60进制计数器，其输出也为8421BCD码。可用于计数的芯片很多，比如可预置的 4 位二进制同步计数器(74LS161)，可二/五分频十进制计数器(74LS90)，可预置BCD双时钟可逆计数器(74LS192)，双十进制计数器（74LS390）等。本设计采用74ls160作为计数器分别构成60、24进制计数器。60进制计数器由74ls160构成的

7、60进制计数器，将一片74ls160设计成10进制加法计数器，另一片设置6进制加法计数器。两片74ls160按反馈清零法串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲CP1。下图电路即可作为秒计数器，也可作为分计数器。24进制计数器由74ls160构成的二十四进制计数器，将一片74ls160设计成四进制加法计数器，另一片设置二进制加法计数器。即个位计数状态为Qd Qc Qb Qa = 0100十位计数状态为Qd Qc Qb Qa = 0010时，要求计数器归零。通过把个位Qc、十位Qb相与后的信号送到个位、十位计数器的清零端，使计数器清零，从而构成24进

8、制计数器。电路图如下:4、译码驱动及显示单元电路设计计数器实现了对时间的累计以8421BCD码形式输出，为了将计数器输出的8421BCD码显示出来，需用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，一般这种译码器通常称为7段译码显示驱动器。常用的7段译码显示驱动器有CD4511。方案一、由CD4511和七段译码管构成，电路如图所示：方案二、直接由带译码功能的LED数码管构成。本设计采用方案一，并增加限流电阻R=100欧，防止电流过大损坏LED数码管。单元电路连接如下图所示：5、校时单元电路设计当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方

9、法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。方案一、慢校时，用手动产生单脉冲作校时脉冲。K1、K2分别是时校正、分校正开关。不校正时，K1、K2开关是闭和的。当校正时位时，需要把K1开关打开，然后用手拨动K3开关，来回拨动一次，就能使时位增加1，根据需要去拨动开关的次数，校正完毕后把K1开关闭上。校正分位时和校正时位的方法一样。其电路图如下:方案二、快校时，通过开关控制，使计数器对2Hz的校时脉冲计数。接电容C1、C2可以缓解抖动。本设计采用方案二、单元电路连接如下图所示：6、整点报时单元电路设计

10、一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。按题目要求，本设计利用一个八输入与非门，当分秒为59分59秒时，控制蜂鸣器响，蜂鸣时间为1s。电路如图所示：7、闹时扩展单元电路的设计闹钟功能，可按设定的时间闹时。总体设计方案如下图：设定闹时预置时间代 码产 生电 路数据比较器电路驱动蜂鸣器计数器输出定时时间当前时间增加计四个计数器，作为闹时电路的记忆单元，通过开关控制CD4511的BI端输入电平的高低，当BI端为1时，译码器正常工作，当BI端为0时，译码器的七个输出端均输出低电平，此

11、时LED数码管不会显示该译码器的数字，时钟计数单元和闹钟定时单元译码器的输出端分别连接CD4071或门的输入端，CD4071或门的输出端连接LED数码管的七个输入端，这样，就可通过一个开关控制LED数码管分别显示时钟计数单元和闹钟定时单元，而不会相互影响计数，并且可减小LED数码管的数量。可手动从计数器Q输入端输入需要定时的时间，按动开关可以让LED数码管返回显示时钟的实际时间。利用四片同或门IC比较时钟计数单元和闹钟记忆单元输出端的BCD码，当相同时就控制蜂鸣器蜂鸣，时长为一分钟。电路连接如下图：增加一个开关单元，控制蜂鸣器，闹铃期间可手动关闭蜂鸣器，并可作为蜂鸣器的总开关使用。此单元电路图

12、如图所示：8、日历扩展单元电路的设计显示年份分由四片74LS190级联，构成十进制计数器。为了方便显示，把前三片置数成201，由此，可以显示2010到2019的年份，九年的时间已经足够使用。此电路如下：月份部分由两片74LS190级联构成十二进制计数器，并在第十三个脉冲到来时置01。增加一个调校电路，用于调校月份。日期部分由两片74LS190级联构成28、29、30、31进制计数器，并分别在第28、29、30、31个脉冲到来时置01。利用一个3-8译码器、一个4-10译码器及八片门电路构成月份反馈单元，显示每个月份所对应的日期。主要功能原理：把月份个位计数器的输出端接到4-10译码器的输入端，

13、这样就可以从4-10译码器的输出端选择到1到9月份，把月份个位计数器的输出端的QA和QB、月份十位计数器的输出端的QA分别接到3-8译码器的输入端ABC，这样3-8译码器输出端的Y4、Y5、Y就对应10、11和12月份。通过两个八输入与非门把十二个月份分成三组，1、3、5、7、8、10、12作为一组，期为31日；2、4、6、9、11作为一组，日期为30日；2月单独作为一组，日期为28或29日。并且任意时刻只有一组输出为1，其他两组为0。通过另三个与非门构成置数选择单元，哪个组月份输出为1就在该组月份对应的日期到达时把日期置为01，同时产生日期进位脉冲。为了化简设计，用一个开关手动选择闰年与平年对应二月的日期总数。如下图所示：9、整体电路1）基本功能整体电路图：2）整体电路图（包括两个扩展电路图）：3）元件清单四、电路和程序调试过程与结果：由于时间不是很充足，没有做实物，只用multisim做仿真，不能测量计算误差值。1、 对60进制计数器的时序逻辑仿真图：五、总结本课程设计的不足是用到比较多的IC,由于对各种IC参数不了解，所以也就不能很好的选择正确的IC，但由于只是仿真，对结果的影响也不是很大。本课程设计的有点就是电路的功能比较多，能考虑到实际的情况，如可通过几个开关切换和控制电路，使用比较灵活。需要该进的地方就是本课程设计的不足之处，就是要在IC的选择上多下功夫。经过