数字子系统设计

1、第五讲第五讲 数字子系统设计数字子系统设计主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路iiiiiiBACBAS1iiiiiiiiiiBACBACCBAS1iiiiiiiiiiiiiiiiCBABACCBACBACBAS1_iiiiiiBAPBAGiiiiiiiCPGCCPS10001122333334000112222230001111120001CPGPGPGPGCPGCCPGPGPGCPGCCPGPGCPGCCPGC12345678161514131211109GNDC1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(b)74LS283 逻辑图与引脚图(a) 逻辑

2、图； (b) 引脚图 1111111111B3A311B2A2A1B11C1B0A01P31P2P11P0C0C1C2S0S1S2S3CO(C3)(a)1&1&图 中S0S3表达式可经变换化简而得，以S1为例， )()()(_001_001110100011100_0_000111001011BACBABABCABABACBABABABACPGPCPS加法器小结能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照

3、进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路1.移位寄存器的逻辑功能：移位寄存器的逻辑功能： 既能寄存数码，又能在时钟脉冲的作用下使数既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动码向高位或向低位移动移位寄存器移位寄存器按移动方式分按移动方式分单向单向移位寄存器移位寄存器双向双向移位寄存器移位寄存器左左移位寄存器移位寄存器右右移位寄存器移位寄存

4、器2. 移位寄存器的逻辑功能分类移位寄存器的逻辑功能分类 目前常用的集成移位寄存器种类很多，如目前常用的集成移位寄存器种类很多，如74164、74165、74166均为八位单向均为八位单向移位寄存器，移位寄存器，74195为四位单向移存器，为四位单向移存器，74194为四位双向移存器，为四位双向移存器，74198为八位双为八位双向移存器。向移存器。1 1、左移移位寄存器、左移移位寄存器 由四级由四级D触发器组成四位左移移位寄存器。触发器组成四位左移移位寄存器。 第一级第一级D触发器接输入信号触发器接输入信号Vi i ，其余触发器输入，其余触发器输入D接前级输出接前级输出Q,所有所有CP连在连在

5、一起接输入移存脉冲，是同步工作方式。一起接输入移存脉冲，是同步工作方式。移存脉移存脉冲冲CPQD3QD2QD1QD4串入串入VI 特征方程：特征方程：CPVDQin111CPQDQn1212CPQDQn2313CPQDQn34141 1i ii i1 1n ni iQ QD DQ Q 移位寄存器移存规律：移位寄存器移存规律： 在移存脉冲的作用下，输入信息的当前数码存入第一级触发器，第在移存脉冲的作用下，输入信息的当前数码存入第一级触发器，第一级触发器的状态存入到第二级触发器，依此类推，一级触发器的状态存入到第二级触发器，依此类推，高位触发器存入低高位触发器存入低位触发器状态位触发器状态，实现了

6、输入数码在移存脉冲的作用下向左逐位移存。，实现了输入数码在移存脉冲的作用下向左逐位移存。假定：假定：寄存器初态为寄存器初态为0，VI I = 1101串行送入寄存器输入串行送入寄存器输入从波形图看出：从波形图看出：输入信号每经过一级触输入信号每经过一级触发器，移动了一个移存发器，移动了一个移存周期，但波形形状保持周期，但波形形状保持不变。不变。CPQD3QD2QD1QD4VI111012345678CPIV1Q2Q3Q4QnnniQDQDQDDD2132434、nnnnnninQQQQQQVQ21131241314、驱动方程：状态方程：2 2、右移右移移位寄存器移位寄存器CP3214VIDQD

7、QDQDQ右移输入右移输出619273584CP203Q1QQQ1V1I01619273584CP203Q1QQQ1V1I01 在在4 4个个CPCP作用下，输入的作用下，输入的4 4位串行数码位串行数码11011101全部存入了寄存器中。全部存入了寄存器中。这这种方式称为种方式称为串行输入串行输入。 将寄存器中的将寄存器中的4 4位数码位数码11011101输出，输出，这种方式称为这种方式称为并行输出并行输出。单向移位寄存器具有以下主要特点：单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。脉冲操作下，可以依次右移

8、或左移。（2）n位单向移位寄存器可以寄存位单向移位寄存器可以寄存n位二进制代码。位二进制代码。n个个CP脉冲即可完成串脉冲即可完成串行输入工作，此后可从行输入工作，此后可从Q1Qn端获得并行的端获得并行的n位二进制数码，再用位二进制数码，再用n个个CP脉冲又可实现串行输出操作。脉冲又可实现串行输出操作。（3）若串行输入端状态为）若串行输入端状态为0，则，则n个个CP脉冲后，寄存器便被清零。脉冲后，寄存器便被清零。 在移位寄存器的基础上加左、右移位控制信号使寄存器同时具有左、右移功在移位寄存器的基础上加左、右移位控制信号使寄存器同时具有左、右移功能。能。CP:CP:移存脉冲移存脉冲A A：右移输

9、入右移输入B B：左移输入左移输入M:M:左、右移控制左、右移控制 特征方程特征方程CPQMMAQn314CPQMQMQn2413CPQMQMQn1312CPBMQMQn211 当当M=1M=1时：时：AQn14413QQn123nQQ112nQQ 当当M=0M=0时：时：314QQn213QQn112QQnBQn11A43214321B电路执行右移电路执行右移电路执行左移电路执行左移DQ&14DQ&13DQ&12DQ&111CPAMB3 3、双向双向移位寄存器移位寄存器实现数码串实现数码串并行转换并行转换 通常信息在线路上的传递是串行传送，而终通常信息在线路上

10、的传递是串行传送，而终端的输入或输出往往是并行的，因而需对信号进行端的输入或输出往往是并行的，因而需对信号进行 串串并行转换并行转换或或并并串转换串转换。4 4、移位寄存器的应用移位寄存器的应用并入并出数据寄存并入并出数据寄存并入串出多位数据共信道传输并入串出多位数据共信道传输串入并出共信道传输数据接收串入并出共信道传输数据接收串入串出数字延迟串入串出数字延迟可变长度移位寄存器可变长度移位寄存器 （1）实现数码串）实现数码串并转换并转换 a串行转换为并行串行转换为并行如图所示为如图所示为4位串行数据转换为位串行数据转换为4位并行数据的电路图。位并行数据的电路图。4 4、移位寄存器的应用移位寄存

11、器的应用该电路采用该电路采用D触发器构成触发器构成4位右移移位寄存器，串行输入数据从触发器位右移移位寄存器，串行输入数据从触发器1送入，送入，4位并位并行输出数据从行输出数据从4位位D触发器的输出端送出。触发器的输出端送出。 （1）实现数码串）实现数码串并转换并转换 a串行转换为并行串行转换为并行设串行输入的数码为设串行输入的数码为10104 4、移位寄存器的应用移位寄存器的应用第一个第一个CP的上升沿到来时，将数码的上升沿到来时，将数码1送入送入Q1;1 0第二个第二个CP的上升沿到来时，将数码的上升沿到来时，将数码0送入送入Q1，同时，同时Q1中的中的1送给送给Q2;1第三个第三个CP的上

12、升沿到来时，将数码的上升沿到来时，将数码1送入送入Q1, 同时同时Q1中的中的0送给送给Q2，Q2中的中的1送给送给Q3;1101第四个第四个CP的上升沿到来时，将数码的上升沿到来时，将数码0送入送入Q1，同时，同时Q1中的中的1送给送给Q2，Q2中的中的0送送给给Q3，Q3中的中的1送给送给Q4 01010 1 0 （1）实现数码串）实现数码串并转换并转换 a串行转换为并行串行转换为并行 通过四个通过四个CP脉冲作用后，脉冲作用后，1010四个数码逐位存入到各级触发器中，在第五个四个数码逐位存入到各级触发器中，在第五个CP的上升沿到来之前，并行输出指令作用于与门，四个与门的的上升沿到来之前，

13、并行输出指令作用于与门，四个与门的输出就是四位并行输出就是四位并行数码数码1010。 4 4、移位寄存器的应用移位寄存器的应用1 0101011010101 （1）实现数码串）实现数码串并转换并转换 a串行转换为并行串行转换为并行4 4、移位寄存器的应用移位寄存器的应用1 0101011010101转换波形如图所示转换波形如图所示 并行读出脉冲必须在经过并行读出脉冲必须在经过4个移存脉冲后出现，并个移存脉冲后出现，并且和移存脉冲出现的时间且和移存脉冲出现的时间错开。错开。b并行转换为串行并行转换为串行如图所示为如图所示为4位并行串行数据转换为位并行串行数据转换为4位数据的电路图位数据的电路图

14、。该电路采用该电路采用D触发器构成触发器构成4位右移移位寄存器和由并行取样脉冲位右移移位寄存器和由并行取样脉冲M控制的输入电路控制的输入电路 。b并行转换为串行并行转换为串行从图中可以得到状态方程：从图中可以得到状态方程： 111InMDQ2112InnMDQQ3213InnMDQQ4314InnMDQQ 设第一组并行送入的数码为设第一组并行送入的数码为1101；第二组并行送入的数码为；第二组并行送入的数码为1001，则转换波形图如，则转换波形图如图所示。图所示。b并行转换为串行并行转换为串行从图中可以得到状态方程：从图中可以得到状态方程： 111InMDQ2112InnMDQQ3213Inn

15、MDQQ4314InnMDQQ 设第一组并行送入的数码为设第一组并行送入的数码为1101；第二组并行送入的数码为；第二组并行送入的数码为1001，则转换波形图如，则转换波形图如图所示。图所示。注意：注意： 并行取样频率并行取样频率fSA 与与移位脉冲频率移位脉冲频率fCP满足满足SAcpnff并行取样脉冲宽度大于并行取样脉冲宽度大于移位脉冲宽度。移位脉冲宽度。 （2）实现脉冲节拍延迟）实现脉冲节拍延迟 4 4、移位寄存器的应用移位寄存器的应用 移位寄存器串行输入、串行输出时，输入信号经过移位寄存器串行输入、串行输出时，输入信号经过n级移位寄存后才到达输出级移位寄存后才到达输出端输出，端输出，

16、因此输出信号比输入信号延迟了因此输出信号比输入信号延迟了n个移存脉冲的周期，延迟的时间为：个移存脉冲的周期，延迟的时间为： CPdnTt1、74195四位右移移位寄存器四位右移移位寄存器C CP PD DQ Q0 01 1n n0 0，0时0时LDLD当SH/当SH/0 01 10 0CPCPD DQ Q1 11 1n n1 1CPCPD DQ Q2 21 1n n2 2C CP PD DQ Q3 31 1n n3 3，1时1时LDLD当SH/当SH/C CP PQ QK KQ QJ JQ Q0 00 01 1n n0 0C CP PQ QQ Q0 01 1n n1 1CPCPQ QQ Q1

17、11 1n n2 2C CP PQ QQ Q2 21 1n n3 3寄存器在寄存器在CP执行并执行并入功能，将输入数据入功能，将输入数据同时送入寄存器。同时送入寄存器。Q0在在CP接收接收J、/K串串入信号，其余位右移入信号，其余位右移一位。一位。串行输入数据端串行输入数据端: :K KJ、J、移移位位/ /置置位位控控制制端端: :L LD DS SH H/ /异异步步清清0 0端端: :C CR RJ/KQ0n+101Q000010/Q0111D3D0:并行数据输入端并行数据输入端Q3Q0:并行数据输出端并行数据输出端1 10 01 10Q1Q2Q3Q3QDRDDDRRR&1111

18、1D0D1D2D3LDSH /CPCRJK三、集成移位寄存器及其应用三、集成移位寄存器及其应用 （1）、）、74195逻辑符号逻辑符号(2)、74195功能表：功能表：J/KQ0n+101Q000010/Q0111C CR RL LD DS SH H/ /CPCPJ JK K0 0D D1 1D D2 2D D3 3D D0 0Q Q1 1Q Q2 2Q Q3 3Q Q3 3Q Q0 0X XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX XX X0 01 10 00 00 00 01 11 11 1

19、1 11 11 11 11 11 11 11 11 10 0d d1 1d d2 2d d3 3d d0 0d d1 1d d2 2d d3 3d d3 3d d0 00 00 00 01 1n n0 0Q Qn n0 0Q Qn n1 1Q Qn n2 2Q Qn n2 2Q Qn n0 0Q Qn n0 0Q Qn n0 0Q Qn n1 1Q Qn n1 1Q Qn n1 1Q Qn n2 2Q Qn n2 2Q Qn n2 2Q Qn n2 2Q Qn n2 2Q Qn n2 2Q Q0 01 1n n0 0Q QD0D1D2D3Q0Q1Q2Q3/SH LDJKCR3Q74195CP串

20、行并行转换器串行并行转换器CPCP/CR/CRD DI IQ Q0 0Q Q1 1Q Q2 2Q Q3 3Q Q4 4Q Q5 5Q Q6 60 00 0X X1 11 1D D0 02 21 1D D1 13 31 1D D2 24 41 1D D3 35 51 1D D4 46 61 1D D5 57 71 1D D6 68 81 1D D0 0D i i :7位串行数据输入位串行数据输入具有自动转换功能的具有自动转换功能的7位串位串并转换电路。并转换电路。片：接串行输入数据、0DKJD1接接0为标志码，为标志码，0移出移出去，表明一组串入数据去，表明一组串入数据已完成并出转换。已完成并出

21、转换。同时与其它并行数据输同时与其它并行数据输入端组成入端组成8位数据输入。位数据输入。端、的串入接片的片KJQ213由于输入是由于输入是7位串入数据，位串入数据，因此输出只取因此输出只取7位。位。串并转换表：串并转换表：7/QLDSH 0 0 0 0 0 0 0 00 1 1 1 1 1 1D0 0 1 1 1 1 1D1 D0 0 1 1 1 1D2 D1 D0 0 1 1 1D3 D2 D1 D0 0 1 1D4 D3 D2 D1 D0 0 1D5 D4 D3 D2 D1 D0 0 D0 0 1 1 1 1 1 1D0D1D2D3D4D5D67 7Q QL LD DS SH H/ /将串

22、入变为并出CPQ0Q1Q2Q3Q4Q5Q6CR/SH LDJ KD0D1D2D3Q0Q1Q2Q33Q74195(1)CR01CR/SH LDJ KD0D1D2D3Q0Q1Q2Q33Q74195(2)图示为转换波形，串入的数据为图示为转换波形，串入的数据为1011011。 并行串行转换器并行串行转换器CPQ10Q11Q12Q13Q20Q21Q22Q23S/L01234567实现并行数据输入，串行数据输出。实现并行数据输入，串行数据输出。并行输入数据由并行输入数据由7位并入数据位并入数据DI0DI6和标志位和标志位0组成组成8位并入数据。位并入数据。0 0DI0DI1DI3DI2DI4DI5DI6

23、10 0DI0DI1DI2DI3DI4DI5110 0DI0DI1DI2DI3DI41110 0DI0DI1DI2DI3DI0DI1DI2DI0DI1DI00 00 00 01110111111111111DI1DI2DI3DI4DI5DI6DI0212013121110/QQQQQQLDSH11111101片片：J、/K=1,Q0接收接收1。并串转换表：并串转换表：在启动脉冲的作用下在启动脉冲的作用下:0/LDSH电路执行并行输入功能。电路执行并行输入功能。接收由于1, 10IQKJ其余位向右移位其余位向右移位片片2的的Q3为串行输出端。为串行输出端。CPCRCR/SH LDJKD0D1D2

24、D3Q20Q21Q22Q232 3Q74195(2)DI I00DI I1DI I2DI I3DI I4DI I5DI I61&将并入变为串出CR/SH LDJ KD0D1D2Q10Q11Q12Q1313Q74195(1)D3图示为转换波形，并入的数据为图示为转换波形，并入的数据为1011011。 C CR RCPCPSLSLD DS SR RD D0 0D D1 1D D2 2D D3 3D D0 0Q Q1 1Q Q2 2Q Q3 3Q Q1 1MM0 0MM0 0X XX XX XX XX XX XX XX XX X0 00 00 00 01 10 00 0X XX XX XX

25、XX XX XX Xn n0 0Q Qn n1 1Q Qn n2 2Q Qn n3 3Q QM1M0Q0n+100保持保持01右移右移接收串入接收串入DSR10左移左移接收串入接收串入DSL11并入并入1 10 01 1X X1 1X XX XX XX X1 1n n0 0Q Qn n1 1Q Qn n2 2Q Q1 10 01 1X X0 0X XX XX XX X0 0n n0 0Q Qn n1 1Q Qn n2 2Q Q1 11 10 01 1X XX XX XX XX X1 1n n3 3Q Qn n2 2Q Qn n1 1Q Q1 11 10 00 0X XX XX XX XX X0

26、 0n n3 3Q Qn n2 2Q Qn n1 1Q Q1 11 11 1X XX X0 0d d1 1d d2 2d d3 3d d3 3d d2 2d d1 1d d0 0d d(1)、逻辑符号逻辑符号(2)、功能表功能表功能选择功能选择D0D1D2D3Q0Q1Q2Q3CR74194CPM1M0DSRDSL主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路5.3.1 计数器的特点和分类计数器的特点和分类一、计数器的功能及应用一、计数器的功能及应用1. 功能：功能： 对时钟脉冲对时钟脉冲 CP 计数。计数。2. 应用：应用：分频、定时、产生节拍脉冲和脉冲分频、定时、产生节拍脉冲和脉

27、冲序列、进行数字运算等。序列、进行数字运算等。二、计数器的特点二、计数器的特点1. 输入信号：输入信号：计数脉冲计数脉冲 CPMoore 型型2. 主要组成单元：主要组成单元：时钟触发器时钟触发器三、三、 计数器的分类计数器的分类按数制分：按数制分：二进制计数器二进制计数器十进制计数器十进制计数器N 进制进制( (任意进制任意进制) )计数器计数器按计数按计数方式分：方式分：加法计数器加法计数器减法计数器减法计数器可逆计数可逆计数 (Up-Down Counter)按时钟按时钟控制分：控制分：同步计数器同步计数器 (Synchronous )异步计数器异步计数器 (Asynchronous )

28、按开关按开关元件分：元件分：TTL 计数器计数器CMOS 计数器计数器计数器计数器计数容量计数容量、长度长度或或模模的概念的概念 计数器能够记忆输入脉冲的数目，即电路的有效计数器能够记忆输入脉冲的数目，即电路的有效状态数状态数 。3 位二进制同步加法计数器：位二进制同步加法计数器：823 M00001111/14 位二进制同步加法计数器：位二进制同步加法计数器：000111/11624 Mn 位二进制同步加法计数器：位二进制同步加法计数器：nM2 (一一) 二进制同步加法计数器二进制同步加法计数器FF2、FF1、FF0Q2、Q1、Q0设计方法一：设计方法一：按前述设计步骤进行按前述设计步骤进行

29、 （P270 271）设计方法二：设计方法二： 按计数规律进行级联按计数规律进行级联 CPQ2Q1Q0C0123456780 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000010C = Q2n Q1n Q0n Carry向高位的进位向高位的进位来一个来一个CP翻转一次翻转一次J0= K0 = 1当当Q0=1，CP到来即翻转到来即翻转J1= K1 = Q0当当Q1Q0=1，CP到来即翻转到来即翻转J2= K2 = Q1Q0= T0= T1= T2n 位二进制位二进制同步加法同步加法计数器计数器级联级联规律：规律： 1-00121 ijnjnnn

30、iniiQQQQQTJ0= K0 =1J1= K1 = Q0J2= K2 = Q1Q0CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2串行进位串行进位触发器触发器负载均匀负载均匀CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2并行进位并行进位低位触发低位触发器负载重器负载重B = Q2n Q1n Q0nBorrow若用若用T 触发器：触发器：(二二) 二进制同步减法计数器二进制同步减法计数器CPQ2Q1Q0B012345670 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0

31、 110000000012FF FF FF、012 QQQ、 向高位发出的借位信号向高位发出的借位信号T0 = 1T1=Q0nT2= Q1n Q0n级联规律：级联规律： 1-00121 ijnjnnniniiQQQQQTCP1J1KC1FF011J1KC1FF11J1KC1FF1&BQ0Q1Q2Q0Q1Q2(三三) 二进制同步可逆计数器二进制同步可逆计数器单时钟输入二进制同步可逆计数器单时钟输入二进制同步可逆计数器加加/ /减减控制端控制端 0/ DU加计数加计数T0 = 1、T1= Q0n、 T2 = Q1nQ0n /012nnnQQQBC 1/ DU减计数减计数T0 = 1、T1=

32、 Q0n、 T2= Q1nQ0nnnnQQQBC012 / CPQ01J1KC1FF01Q0Q21J1KC1FF2Q2Q11J1KC1FF1Q1U / D 1&1&1&1C/B双时钟输入二进制同步可逆计数器双时钟输入二进制同步可逆计数器加计数脉冲加计数脉冲减计数脉冲减计数脉冲CP0= CPU+ CPD CP1= CPU Q0n + CPD Q0n CP2= CPU Q1n Q0n + CPD Q1n Q0nCPU 和和CPD 互相排斥互相排斥CPU = CP，CPD= 0CPD= CP，CPU= 0CPUQ01J1KC1FF01Q0Q21J1KC1FF21Q2Q11J1

33、KC1FF11Q11&1&1CPD(四四) 集成二进制同步计数器集成二进制同步计数器1. 集成集成 4 位二进制同步加法计数器位二进制同步加法计数器1 2 3 4 5 6 7 816 15 14 13 12 11 10 9VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地地引脚排列图引脚排列图逻辑功能示意图逻辑功能示意图Q0 Q1 Q2 Q3CTTLDCOCPCTPCR D0 D1 D2 D30 0 0 00 0 1 1 0 0 1 1CR = 0Q3 Q0 = 0000同步同步并行置数并行置数CR=1，LD=0，CP 异步异步清零

34、清零Q3 Q0 = D3 D0 1) 74LS161 和和 74LS16374161的状态表的状态表 输输 入入 输输 出出 注注CR LD CTP CTT CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0 1 0 d3 d2 d1d0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 d3 d2 d1 d0 计计 数数 保保 持持 保保 持持 0清零清零置数置数CR = 1, LD = 1, CP ，CTP = CTT = 1 二进制同步加法计数二进制同步加法计数CTPCTT = 0CR = 1，LD = 1，保持保持若若 CTT = 0CO =

35、0若若 CTT = 1nnnnQQQQCO0123 74163 2) CC4520VDD 2CR 2Q32Q22Q12Q02EN2CP1CP1EN1Q0 1Q1 1Q1Q31CR VSS1 2 3 4 5 6 7 816 15 14 13 12 11 10 9Q0 Q1 Q2 Q3EN CP CR21使能端使能端也可作也可作计数脉计数脉冲输入冲输入计数脉计数脉冲输入冲输入也可作也可作使能端使能端异异步步清清零零 输输 入入 输输 出出CR EN CPQ3n+1 Q2n+1 Q1n+1 Q0n+1 1 0 1 0 0 0 0 0 1 0 0 0 0加加 计计 数数加加 计计 数数 保保 持持 保

36、保 持持 2. 集成集成 4 位二进制同步可逆计数器位二进制同步可逆计数器1) 74191（单时钟）（单时钟）Q0 Q1 Q2 Q3U/DLDCO/BOCPCTD0 D1 D2 D3RC加计数时加计数时CO/BO= Q3nQ2nQ1nQ0n并行异并行异步置数步置数减计数时减计数时CO/BO= Q3nQ2nQ1nQ0nCT = 1,CO/BO = 1时，时，CPRC CTBOCOCPRC /1 2 3 4 5 6 7 816 15 14 13 12 11 10 9D1 Q1 Q0 CT U/D Q2 Q3 地地VCC D0 CP RC CO/BO LD D2 D3LD CT U/D CP D3

37、D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 1 0 0 1 0 1 1 1 d3 d2 d1 d0加加 法法 计计 数数 减减 法法 计计 数数 保保 持持 1 2 3 4 5 6 7 816 15 14 13 12 11 10 9D1 Q1 Q0 CPD CPU Q2 Q3 地地VCC D0 CR BO CO LD D2 D32) 74193( (双时钟双时钟) )COQ0 Q1 Q2 Q3LDCPUCRD0 D1 D2 D3BOCPDCR LD CPU CPD D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1注注 1 0

38、0 d3 d2 d1 d0 0 1 1 0 1 1 0 1 1 1 0 0 0 0 d3 d2 d1 d0 加加 法法 计计 数数 减减 法法 计计 数数 保保 持持异步清零异步清零异步置数异步置数BO =CO=1(一一) 二进制异步加法计数器二进制异步加法计数器CPQ0Q1Q2CP0 = CPCP1 = Q0CP2 = Q1用用T 触发器触发器 (J = K = 1)下降沿下降沿触发触发C = Q2n Q1n Q0n1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21CCP&并行并行进位进位若采用若采用上升沿上升沿触发的触发的 T 触发器触发器CP0=

39、 CPCP1=Q0CP2=Q1D 触发器构成的触发器构成的 T 触发器触发器 ( D = Q )， 下降沿下降沿触发触发若改用若改用上升沿上升沿触发的触发的 D 触发器触发器？Q0Q1FF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0Q0Q1FF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0(二二) 二进制异步减法计数器二进制异步减法计数器CPQ2Q1Q00123456780 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0用用T 触发器触发器 (J = K = 1) 上升沿触发上升沿触发CP0= CPCP1= Q0CP

40、2= Q1B = Q2n Q1n Q0n二进制异步计数器级间连接规律二进制异步计数器级间连接规律计数规律计数规律T 触发器的触发沿触发器的触发沿上升沿上升沿下降沿下降沿加法计数加法计数CPi = Qi-1CPi = Qi-1减法计数减法计数CPi = Qi-1CPi = Qi-11Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21BCP&1 2 3 4 5 6 714 13 12 11 10 9 8CT/LD Q2 D2 D0 Q0 CP1 地地VCC CR Q3 D3 D1 Q1 CP0Q0 Q1 Q2 Q3CRCP1D0 D1 D2 D3CP0CT/

41、LD( (三三) ) 集成二进制异步计数器集成二进制异步计数器 74197、74LS197计数计数/ /置数置数异步清零异步清零0 CR000030 QQ异步置数异步置数 1 CR0/ LDCT 3030DDQQ 加法计数加法计数 1 CR1/ LDCT二二 八八 十六进制计数十六进制计数二二-八八-十六进制计数器的实现十六进制计数器的实现M = 2CPCP 0计数输出：计数输出：0QM = 8CPCP 1计数输出：计数输出：1 23 QQQQ1Q1Q21J1KC1FF2Q21Q31J1KC1FF3Q3111J1KC1FF1CP1CP011J1KC1FF0Q0Q0M = 16010,QCPCP

42、CP 计数输出：计数输出：0 1 23QQQQ其它：其它：74177、74LS177、74293、74LS293 等。等。301,QCPCPCP 1 2 30QQQQ（8421BCD 码）码）(一一) 十进制同步加法计数器十进制同步加法计数器0123QQQQ00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/100000000Q3nQ2nQ1nQ0n00 01 11 10 10 0001 11 10CCPCPCPCPCP 3210 nnQQC03 Q1nQ0nQ3nQ2n 00 01 11 100001 11 10Q3n+1 Q

43、2n+1 Q1n+1 Q0n+1 0 0 0 10 1 0 11 0 0 1 0 0 0 00 0 1 00 1 1 00 1 0 01 0 0 00 0 1 10 1 1 1 nnQQ010 nnnnnnQQQQQQ0101311 nnnnnnnnQQQQQQQQ021201212 nnnnnnQQQQQQ0301213 状态方程状态方程选择选择下降沿下降沿、JK 触发器触发器驱动方程驱动方程J0 = K0 = 1,J1= Q3nQ0n, K1= Q0J2 = K2 = Q1nQ0nJ3 = Q2nQ1nQ0n , K3 = Q0n 逻辑图逻辑图CP1KC1FF2&1JC1J1KC1

44、FF01KC1FF3&1J1&Q1Q01KC1FF1&1J&Q2Q3Q3检查能否自启动检查能否自启动将无效状态将无效状态1010 1111代入状态方程：代入状态方程：1010 1011 01001110 1111 10001100 1011 0100能自启动能自启动nnQQC03 (二二) 十进制同步减法计数器十进制同步减法计数器00001001/11000/00111/00110/00101/00100/0001100100001/0/0/0/0(略略)(三三) 十进制同步可逆计数器十进制同步可逆计数器(略略)(四四) 集成十进制同步计数器集成十进制同步计数器

45、74160、741621 2 3 4 5 6 7 816 15 14 13 12 11 10 9VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地地(引脚排列与引脚排列与74161相同相同)0 CR(74162 同步清零同步清零) 1 CR0 LD CP1 LDCR1PT CTCTnnQQCO03 nnQQCTCO03T 0PT CTCT1T CT进位信号保持进位信号保持0T CT进位输出低电平进位输出低电平1. 集成十进制同步加法计数器集成十进制同步加法计数器2. 集成十进制同步可逆计数器集成十进制同步可逆计数器(1) 74190 (单时钟，引脚

46、与单时钟，引脚与74191相同相同)0 LD 3030DDQQ 1 LD0 CT 0/ DU加法计数加法计数1/ DU减法计数减法计数nnQQBOCO03/ nnnnQQQQBOCO0123 / 1 LD1 CT1 2 3 4 5 6 7 816 15 14 13 12 11 10 9D1 Q1 Q0 CT U/D Q2 Q3 地地VCC D0 CP RC CO/BO LD D2 D3(2) 74192 (双时钟，引脚与双时钟，引脚与74193相同相同)1 2 3 4 5 6 7 816 15 14 13 12 11 10 9D1 Q1 Q0 CPD CPU Q2 Q3 地地VCC D0 CR

47、 BO CO LD D2 D31 CR0 LD 3030DDQQ 0 CR1 LD0 CR1 DUCP,CP加法计数加法计数1 UDCP,CPnnUQQCPCO03 减法计数减法计数nnnnDQQQQCPBO0123 1 LD0 CR 1 DUCPCP1 2 3 4 5 6 714 13 12 11 10 9 8S9A S9B Q2 Q1 地地VCC R0B R0A CP1 CP0Q0 Q3(三三) 集成十进制异步计数器集成十进制异步计数器S9A S9BQ0 Q1 Q2 Q3R0B R0AM1=2M1 = 5CP0CP11 1 0 0 0 0 1 11 0 0 1M = 2CPCP 00QM

48、= 5CPCP 11 23 QQQM = 10CP010,QCPCPCP 01 23 QQQQ301,QCPCPCP 1 230QQQQCPCPCP1 2 3 4 5 6 714 13 12 11 10 9 8S9A S9B Q2 Q1 地地VCC R0B R0A CP1 CP0Q0 Q3(三三) 集成十进制异步计数器集成十进制异步计数器S9A S9BQ0 Q1 Q2 Q3R0B R0AM1=2M1 = 5CP0CP11 10 0 0 01 11 0 0 1M = 2CPCP 00QM = 5CPCP 11 23 QQQM = 10CP010,QCPCPCP 01 23 QQQQ301,QCP

49、CPCP 1 230QQQQCPCPCP同步置数同步置数异步异步清零清零六六进制进制计数器计数器七七进制进制计数器计数器方法方法用触发器和门电路设计用触发器和门电路设计用集成计数器构成用集成计数器构成)102(4 MM或或清零端清零端置数端置数端(同步、异步同步、异步) 例例 利用利用EWB观察同步和异步归零的区别。观察同步和异步归零的区别。一、利用同步清零或置数端获得一、利用同步清零或置数端获得 N 进制计数进制计数当当 M 进制计数到进制计数到 SN 1 后使计数回到后使计数回到 S0 状态状态2. 求归零逻辑表达式；求归零逻辑表达式；1. 写出状态写出状态 SN 1 的二进制代码；的二进

50、制代码；3. 画连线图。画连线图。 例例 用用4位二进制计数器位二进制计数器 74163 构成构成十二进制十二进制计数器。计数器。解：解：1. 013QQQCR 111SSN 013QQQLD 或或= 10112. 归零表达式：归零表达式：3. 连线图连线图Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR1&同步清零同步清零同步置零同步置零二、利用异步清零或置数端获得二、利用异步清零或置数端获得 N 进制计数进制计数 当计数到当计数到 SN 时，立即产生清零或置数信号，时，立即产生清零或置数信号， 使返回使返回 S0 状态。状态。（瞬间即逝）（瞬间即逝）1. 写

51、出状态写出状态 SN 的二进制代码；的二进制代码；2. 求归零逻辑表达式；求归零逻辑表达式；3. 画连线图。画连线图。 例例 用二用二-八八-十六进制异步计数器十六进制异步计数器74197构成十二进制计数器。构成十二进制计数器。110012 S23QQCR 23QQLD 或或Q0 Q1 Q2 Q3CP0D0 D1 D2 D3CRCP1LDCT/&状态状态S12的作用：的作用：产生归零信号产生归零信号异步清零异步清零异步置零异步置零(一一) 归零法存在的问题和解决办法归零法存在的问题和解决办法 各触发器的动态特性和带负载情况不尽相同，且有各触发器的动态特性和带负载情况不尽相同，且有随机干

52、扰信号，造成有的触发器已归零，有的不能归零。随机干扰信号，造成有的触发器已归零，有的不能归零。Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR11&1 1 001一种一种提高提高归零归零可靠可靠性的性的方法方法&QQSR计到计到 S12 = 1100 前：前：1, 00, 1 QQCPRS10101计到计到 S12 = 1100时时( )：0110 Q,QCPR,S1 1010001CP = 0 之后：之后：01101001 Q,QCPR,S0有足够的时间归零有足够的时间归零三、提高归零可靠性和计数容量的扩展三、提高归零可靠性和计数容量的扩展思路：思路：

53、用用 RS 触发器暂存清零信号，触发器暂存清零信号，保证有足够的归零时间。保证有足够的归零时间。(二二) 计数容量的扩展计数容量的扩展1. 集成计数器的级联集成计数器的级联 Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ4 Q5 Q6 Q7Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ0 Q1 Q2 Q3CP11111CO016 16 = 256 Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1 Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q31 2 4

54、810 20 40 8010 10 = 1002. 利用级联获得大容量利用级联获得大容量 N 进制计数器进制计数器1) 级联级联 N1 和和 N2 进制计数器，容量扩展为进制计数器，容量扩展为 N1 N2N1进制进制计数器计数器N2进制进制计数器计数器CP进位进位CCP 例例 Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1 Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3N1= 10N2 = 6个位芯片应逢十进一个位芯片应逢十进一2) 用用归零法归零法或或置数法置数法获得大容量的获得大容量的 N 进制计数器进制计数器

55、 例例 试分别用试分别用 74161 和和 74162 接成六十进制计数器。接成六十进制计数器。Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q7Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO0用用 产生产生信号：信号：) 111100 (60 SSN用用 产生产生信号：信号：) 111011 (591 SSN&11&先用两片先用两片74161构成构成 256 进制计数器进制计数器74162 。再用归零法将再用归零法将M = 100改为改为N = 60进制计数器，进制计数器

56、，即用即用SN1产生产生同步同步清零、置数信号。清零、置数信号。BCD591 1001 0101）（ SSN先用两片先用两片74162构成构成 10 10 进制计数器，进制计数器，Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q7Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO011&111. 清零清零( (或置数或置数) )端计数终值为端计数终值为 清零清零( (或置数或置数) )端计数终值为端计数终值为 2. 用集成用集成 计数器扩展容量后，计数器扩展容量后， 终值终值 SN (

57、 (或或 SN1 ) )是是；用集成用集成计数器扩展容量后，计数器扩展容量后，终值终值 SN ( (或或SN1 ) )的代码由个位、十位、的代码由个位、十位、百位的百位的对应的对应的 构成。构成。主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路 5.5.1 主存储器处于全机中心地位 (1) 当前计算机正在执行的程序和数据（除了暂存于CPU寄存器以外的所有原始数，中间结果和最后结果）均存放在存储器中。CPU直接从存储器取指令或存取数据。（2）计算机系统中输入输出设备数量增多，数据传送速度加快，因此采用了直接存储器访问（DMA）技

58、术和输入输出通道技术，在存储器与输入输出系统之间直接传送数据。（3）共享存储器的多处理机的出现，利用存储器存放共享数据，井实现处理机之间的通乏加强了存储器作为全机中心的作用。 5.5.2 主存储器分类 1）随机存储器（Random Access Memory，简称RAM）2）只读存储器（Read Only Memory，简称ROM）3）可编程序的只读存储器（Programmable ROM，简称PROM）4）可擦除可编程序只读存储器（Erasable PROM，简称EPROM）5）可用电擦除的可编程只读存储器（Electricallv EPROM，简称E2PROM） 上述各种存储器，除了RAM

59、以外，即使停电，仍能保持其内容，称之为“非易失性存器”，而RAM为“易失性存储器”。 5.5.3 主存储器的主要技术指标 主存储器的主要性能指标为主存容量、存储器存取时间和存储周期时间。 计算机可寻址的最小信息单位是一个存储字，最大存储字的数量就是存储器容量。 存储器的容量：一般以字节计算，有K（1024字节）、M（1024K字节）、（1024M字节）G。 存取时间：启动一次存储器操作到操作完成的时间。 存储周期：连续两次启动存储器的最小间隔时间。 5.5.4 主存储器的基本操作 主存储器的两个基本操作：“读”和“写”。 读是从存储器中取出数据，写是将数据放入存储器。 完成这两个操作，依赖CP

60、U中的地址寄存器（AR）和数据寄存器（DR）。工作过程如图所示。CPUARDR 读/写 准备好 地址 数据 主存储器地址总线数据总线控制总线读/写 5.5.5 读写存储器（即随机存储器（RAM） 半导体读/写存储器分为：静态存储器和动态存储器。 前者利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的； 动态存储器用MOS电容存储电荷来保存信息，使用时需不断给电容充电才能使信息保持。 静态存储器集成度低，但功耗较大；动态存储器的集成度高，功耗小，它主要用于大容量存储器。主存储器的逻辑组成0 1 0 1 1 0 1 00 1 0 1 1 0 1 00 1 0 1 1 0 1 00 1 0 1 1 0 1 00 1 0 1 1 0 1 00 1 0 1 1 0 1 0保持保持1，0的双稳态的双稳态电路电路1000H1001H1002H1003H1004H1005H地址地址 内容内容存储单元存储单元 1. 静态存储器（SR