第4章组合逻辑电路

1、第四章：第四章： 组合逻辑电路组合逻辑电路陈兴荣陈兴荣南京工程学院南京工程学院2第4章 组合逻辑电路数字电路分类：组合逻辑电路和时序逻辑电路。组合逻辑电路: 任意时刻的输出仅仅取决于当时的输入信号，而与电路原来的状态无关。 本章内容提要小规模集成电路(SSI)构成组合逻辑电路的一般分析方法和设计方法。常用组合逻辑电路的基本工作原理及常用中规模集成（MSI）组合逻辑电路的逻辑功能、使用方法和应用举例。3 电路任一时刻的输出状态只决定于该时刻各输入电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关状态的组合，而与电路的原状态无关。 组合电路就是由门电路组合而成，电路中没有记

2、忆单元，没组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。有反馈通路。每一个输出变量是全部或部分每一个输出变量是全部或部分输入变量的函数：输入变量的函数：L1 1= =f1 1（A1 1、A2 2、Ai）L2 2= =f2 2（A1 1、A2 2、Ai） Lj= =fj（A1 1、A2 2、Ai） 4组合电路的研究内容分析：分析：设计：设计：给定给定 逻辑图逻辑图得到得到逻辑功能逻辑功能分析分析给定给定逻辑功能逻辑功能画出画出 逻辑图逻辑图设计设计564.2.1 组合逻辑电路的分析方法1. 分析的主要步骤如下： (1)由逻辑图写表达式； (2)化简表达式； (3)列真值表； (

3、4)描述逻辑功能。所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。72. 2. 举例说明组合逻辑电路的分析方法举例说明组合逻辑电路的分析方法 例4-1 试分析图所示电路的逻辑功能。解：第一步：由逻辑图可以写输出F的逻辑表达式为： 逻辑电路图BCACABF8 第二步：可变换为 F = AB+AC+BC 第三步：列出真值表如表3-1所示。F真值表 第四步：确定电路的逻辑功能。 由真值表可知，三个变量输入，只有两个及两个以上变量取值为1时，输出才为1。可见电路可实现多数表决逻辑功能。BCACABF9仿真仿真 10 解：为了方便写表达式，在图中标注中间变量，比如解：为了方便写表达

4、式，在图中标注中间变量，比如F1、F2和和F3。SBABABABABAABBABAABBABABFAFFF)(1132ABABFC111例4-2真值表该电路实现两个一位二进制数相加的功能。S是它们的和，C是向高位的进位。由于这一加法器电路没有考虑低位的进位，所以称该电路为半加器。根据S和C的表达式，将原电路图改画成图（b）所示的逻辑图。图（b）逻辑图仿真仿真 121314.组合逻辑电路的设计步骤： (1)分析设计要求，设置输入输出变量并逻辑赋值； (2)列真值表； (3)写出逻辑表达式，并化简； (4)画逻辑电路图。与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能

5、的最简单的逻辑电路。152. 组合逻辑电路设计方法举例。 例4-3 一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。解：(1)分析设计要求，设输入输出变量并逻辑赋值； 输入变量：烟感A 、温感B，紫外线光感C； 输出变量：报警控制信号Y。 逻辑赋值：用1表示肯定，用0表示否定。16 (2)列真值表； 把逻辑关系转换成数字表示形式；例4-3真值表 (3) 由真值表写逻辑表达式，并化简； 化简得最简式：17例4-3的逻辑电路图 (4) 画逻辑电路图： 用

6、与非门实现，其逻辑图与例3-1相同。 如果作以下变换： 用一个与或非门加一个非门就可以实现， 其逻辑电路图如图所示。184.3 常用组合逻辑电路模块194.3.1 加法器算术运算是数字系统的基本功能，更是计算机中不可缺少的组成单元。本节介绍实现加法运算的逻辑电路。半加：两个一位二进制数相加。全加器：实现全加操作的电路。把本位两个加数A、 B 二者相加，得到求和结果S 和该位的进位信号C 。20设计一个半加器ABCBABABAS（1）列真值表（2）写表达式（3）画逻辑图21 全加：除了两个加数，还有地位来的进位的加法运算。 全加器：实现全家运算的电路。全加器能把本位两个加数A An n 、 B

7、Bn n 和来自低位的进位C Cn-1n-1三者相加，得到求和结果S Sn n 和该位的进位信号C Cn n 。设计一个全加器电路：22 全加器 的真值表Sn Cn0 0 00 00 0 11 00 1 01 00 1 10 11 0 01 01 0 10 11 1 00 11 1 11 1An Bn Cn-1由真值表写最小项之和式，再稍加变换得：1111111)()(nnnnnnnnnnnnnnnnnnnnnnCBACBACBACBACBACBACBAS23nnnnnnnnnnnnnnBACBABACBACBAC111)(Sn Cn0 0 00 00 0 11 00 1 01 00 1 10

8、 11 0 01 01 0 10 11 1 00 11 1 11 1An Bn Cn-1由真值表写最小项之和式，再稍加变换得：24 全加器（a）电路图 （b）逻辑符号1nnnnCBASnnnnnnBACBAC1)(由表达式得逻辑图：仿真仿真 253）集成加法器及其应用 全加器可以实现两个一位二进制数的相加，要实现多位二进制数的相加，可选用多位加法器电路。iBCi-1iASiiCBC-10A00SBii-1CAiiSiC101ACB1SBii-1CAiiSiC212ACB2SBii-1CAiiSiC323ACB3SC326CI是低位的进位，CO是向高位的进位，A3A2A1A0和B3B2B1B0是

9、两个二进制待加数，S3、S2、S1、S0是对应各位的和。 74LS283电路是一个四位加法器电路，可实现两个四位二进制数的相加。27B3B0B1B2A3A0A1A2COCIS3S0S1S2B3B0B1B2A3A0A1A2B3B0B1B2A3A0A1A2COCIS7S4S5S6B7B4B5B6A7A4A5A6C3C774XX28374XX283低位芯片进位输出低位芯片进位输出COCO与高位芯片进位输入端与高位芯片进位输入端CICI相相连连28多位加法器除了可以实现加法运算功能之外，还可以实现组合逻辑电路。 由74LS283构成的代码转换电路8421BCD码0011余3码例：将8421BCD码转换

10、成余3码。余3码8421BCD码3(即0011)仿真仿真 29 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加数/被减数加数/减数加减控制二进制并行加法二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路执行，电路执行A+B运算；运算；当当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。30加法器小结加法器小结 能对两个能对两个1 1位二进制数进行相加而求得和及进位的逻辑位二进制数进行相加而求得和及进位的逻辑电路称为半加器。电路称为半加器。 能对两个能对两个1 1位二进制数进行相加并考虑低位来的进位，位

11、二进制数进行相加并考虑低位来的进位，即相当于即相当于3 3个个1 1位二进制数的相加，求得和及进位的逻辑电位二进制数的相加，求得和及进位的逻辑电路称为全加器。路称为全加器。 实现多位二进制数相加的电路称为加法器。按照进位实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。位加法器速度较快、但电路复杂。 加法器除用来实现两个二进制数相加外，还可用来设加法器除用来实现两个二进制

12、数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。计代码转换电路、二进制减法器和十进制加法器等。31在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称为多路选择器,其作用相当于多路开关。常见的数据选择器有四选一、八选一、十六选一电路。 32以四选一数据选择器为例。以四选一数据选择器为例。 (1) 四选一数据选择器的逻辑电路图地址输入端控制输入端数据输入端输出端)(),(3322110001DmDmDmDmSAAY33(2)四选一数据选择器的功能表输 入输 出S A1 A0Y0 01 0 0D01 0 1D11 1 0D21 1 1D33001)

13、,(iiiDmSAAY)(),(3322110001DmDmDmDmSAAY342）数据选择器产品介绍三个地址输入端A2、A1、A0，八个数据输入端D0D7，两个互补输出的数据输出端Y和Y，一个控制输入端S。 74LS151的逻辑符号 35 74LS151的功能表 禁止状态 工作状态 363）集成数据选择器的典型应用1. 功能扩展 用两片八选一数据选择器74LS151，可以构成十六选一数据选择器。利用使能端（控制端）。37 用74LS151构成十六选一数据选择器 扩展位接控制端A3 =1时，片禁止，片工作A3 =0时，片工作，片禁止 输出需适当处理（该例接或门） 仿真仿真 38)70(),(i

14、mCBAFi比较可知，表达式中都有最小项mi，利用数据选择器可以实现各种组合逻辑函数。3001),(iiiDmAAY70012),(iiiDmAAAY组合逻辑函数8选14选139例4-5 试用八选一电路实现 解：将A、B、C分别从A2、A1、A0输入，作为输入变量，把Y端作为输出F。因为逻辑表达式中的各乘积项均为最小项，所以可以改写为ABCCBABCACBAF7530),(mmmmCBAF根据八选一数据选择器的功能，令40具体电路见图： 例4-5电路图D0 = D3 =D5 =D7 =1D1 = D2 =D4 =D6 =0S0仿真仿真 41A B CF0 0 010 0 100 1 000 1

15、 111 0 001 0 111 1 001 1 11真值表对照法注意变量高低位顺序！42例4-6试用八选一电路实现三变量多数表决电路。 例4-6的真值表A B CF0 0 000 0 100 1 000 1 111 0 001 0 111 1 011 1 11解：假设三变量为A、B、C，表决结果为F，则真值表如表所示。43 在八选一电路中，将A、B、C从A2、A1、A0 输入，令 7653),(mmmmCBAFD3 = D5 =D6 =D7 =1D0 = D1 =D2 =D4 =0S0FY则可实现三变量多数表决电路，具体电路图请读者自行画出。则44 数值比较器：能够比较数字大小的电路。1）一

16、位数值比较器 （1）两个一位数A和B相比较的情况： AB：只有当A=1、B=0时，AB才为真； AB：只有当A=0、B=1时，AB才为真； A = B：只有当A=B=0或A=B=1时，A = B才为真。 ABYABYA 1 1 1 1 1 1 I1 I2 I3 I4 I5 I6 I7 I8 I95998983.IIIIY 765476542IIIIIIIIY 763276321IIIIIIIIY 97531975310IIIIIIIIIIY 7I60十键十键84218421码编码器的逻辑图码编码器的逻辑图+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K 10S001S

17、12S23S34S45S56S67S78S89S962GND 1287654YYIIIII091233CC NYIIIIYU16 15 14 13 12 11 10 91 2 3 4 5 6 7 8GND Y Y ST I I I I12765400123EXSCCY I I I I Y YU16 15 14 13 12 11 10 91 2 3 4 5 6 7 8ST0ST1ST65 74LS148电路的功能表例：八线三线优先编码器74LS148 66 74LS148的逻辑功能描述： (1) 编码输入端：逻辑符号输入端 上面均有“”号，这表示编码输入低电平有效。I0I7低电平有效允许编码，但

18、无有效编码请求优先权最高67(2) 编码输出端 ：从功能表可以看出，74LS148编码器的编码输出是反码。Y2、Y1、Y0 68 （3） 选通输入端：只有在 = 0时，编码器才处于工作状态；而在 = 1时，编码器处于禁止状态，所有输出端均被封锁为高电平。SS禁止状态工作状态69允许编码，但无有效编码请求正在优先编码（4）选通输出端YS和扩展输出端YEX：为扩展编码器功能而设置。70 74LS148的逻辑符号 以上通过对74LS148编码器逻辑功能的分析，介绍了通过MSI器件逻辑功能表了解集成器件功能的方法。要求初步具备查阅器件手册的能力。不要求背74LS148的功能表。71 用74LS148接

19、成的16线4线优先编码器 优先权最高(2)片无有效编码请求时才允许(1)片编码编码输出的最高位编码输出为原码仿真仿真 73A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号740127

20、0126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列3 线-8 线译码器75集成二进制译码器集成二进制译码器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0

21、 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引脚排列图(b) 逻辑功能示意图A2、A1、A0为二进制译码输入端，为二进制译码输入端， 为译码输出端（低电为译码输出端（低电平有效），平有效），G1、 、为选通控制端。当、为选通控制端。当G11、 时，译码器处于工作状态；当时，译码器处于工作状态；当G10、 时，译码时，译码器处于禁止状态。器处于禁止状态。70YYAG2BG2022BAGG221ABGG76真值表真值表输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效BAGGG22277Y0 Y1

22、Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能译码输出 A0A1A2 A3 “1”译码输入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y774LS138的级联的级联4 线-16 线译码器78二二-十进制译码器的输入是十进制数的十进制译码器的输入是十进制数的4位二进制编码（位二进制编码（BCD码），分别用码），分别用A3、A2、A1、A0表示；输出的是与表示；输出的是与10个十进制数字相个十进制数字相对应的对应

23、的10个信号，用个信号，用Y9Y0表示。由于二表示。由于二-十进制译码器有十进制译码器有4根输入线，根输入线，10根输出线，根输出线，所以又称为所以又称为4线线-10线译码器。线译码器。2 2） 二二- -十进制译码器十进制译码器（1) 8421 BCD码译码器码译码器 把二把二-十进制代码翻译成十进制代码翻译成10个十进制数个十进制数字信号的电路，称为二字信号的电路，称为二-十进制译码器。十进制译码器。79A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1

24、 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表8001239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAA

25、AA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&逻辑表达式逻辑表达式逻辑图逻辑图81 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&将与门换成与非门，则输出为反变量，即将与门换成与非门，则输出为反变量，即为低电平有效为低电平有效。82（2)集成集成8421 BCD码译码器码译码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y

26、6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引脚排列图(b) 逻辑功能示意图83abcdefgh a b c d a f b e f g h g e c d(a) 外形图(b) 共阴极(c) 共阳极+VCCabcdefgh3 3） 数字显示译码器数字显示译码器（1)1)半导体数码显示器半导体数码显示器用来驱动各种显示器件，从而将用二进制代码表用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示的数字、文字、

27、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。示出来的电路，称为显示译码器。84（2) 2) 分段式数码管显示译码器分段式数码管显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表85 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡诺图的卡诺图86 A3A2A1A000011110001110110111111010b的卡诺图的卡诺图 A3A2A1A000011110001110111111111001c的卡诺图的卡诺图01012AAAAAb012AAAc87 A3A2A1A000011110001010

28、101011101011d的卡诺图的卡诺图 A3A2A1A000011110001010100011001011e的卡诺图的卡诺图012120102AAAAAAAAAd0102AAAAe88 A3A2A1A000011110001110101111001001f的卡诺图的卡诺图 A3A2A1A000011110000110101111101011g的卡诺图的卡诺图0212013AAAAAAAf1212013AAAAAAAg89逻辑表达式逻辑表达式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAA

29、AcAAAAAbAAAAAAAa90逻辑图逻辑图a b c d e f g A3 A2 A1 A01111&91（3)3)集成显示译码器集成显示译码器74LS4874LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引脚排列图引脚排列图92输 入输 出功 能 或十 进 制 数LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (灭 灯 )LT (试 灯 )RBI (动 态 灭 零 ) 0 1 0 0 0 0 00(输

30、入 )100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1

31、0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表9394将将BI/RBO和和RBI配合使用，可以实现多位数显示时的配合使用，可以实现多位数显示时的“无效无效0消隐消隐”功能。功能。具有无效具有无效0消隐功能的多位数码显示系统消隐功能的多位数码显示系统ARBO0A32agRBIA1AARBO0A32agRBIA1A1ARBOagARBOAA012A32agRBI3R

32、BIAA10AARBO0A32agRBIA1A1ARBO0A32agA1ARBIRBOA AA1A23ag0RBI0A A1AagRBI02A3RBO0954 4）译码器的应用）译码器的应用（1)1)译码器的扩展译码器的扩展用两片用两片7413874138扩展为扩展为4 4线线1616线译码器线译码器G1G2AG2B74138(2)0A1A2A1G2AG2BG74138(1)A1A2A012AA01A3AE0162YYYY4Y5YY3Y791410YYYY12Y13Y11Y152Y7YY YYY543016YY5Y7YY YYY543016YYY896（2)实现组合逻辑电路例例 试用译码器和门

33、电路实现逻辑函数：试用译码器和门电路实现逻辑函数：ACBCABLABCCABCBABCAL解：将逻辑函数转换成最小项表达式，将逻辑函数转换成最小项表达式，再转换成与非再转换成与非与非形式。与非形式。=m3+m5+m6+m7=用一片用一片7413874138加一个与非门加一个与非门就可实现该逻辑函数。就可实现该逻辑函数。1G0A74138G2A2B12AGAY1YYY2YYY73Y4560ABC100L&7653mmmm97 例 某组合逻辑电路的真值表如表所示，试用译码器和门电路设计该逻辑电路。解：解： 写出各输出的最小项表达式，写出各输出的最小项表达式，再转换成与非再转换成与非与非形式与非形式

34、: :ABCCBACBACBAL74217421mmmmmmmmCABCBABCAF653653mmmmmmCABCBACBACBAG64206420mmmmmmmm98 用一片用一片7413874138加三个与非门就可实加三个与非门就可实现该组合逻辑电路。现该组合逻辑电路。 可见，用译码器实现多输出可见，用译码器实现多输出逻辑函数时，优点更明显。逻辑函数时，优点更明显。3121YGYY74138A005Y2AG GY71YY2Y4A6A2BABC100FGL&653653mmmmmmABCCBACBACBAL74217421mmmmmmmmCABCBABCAFCABCBACBACBAG642

35、06420mmmmmmmm99译码器小结译码器小结把代码状态的特定含义翻译出来的过程称为译把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计显示译码器，各种译码器的工作原理类似，设计方法也相同。方法也相同。二进制译码器能产生输入变量的全部最小项，二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用何组合逻辑函数。此外，用4 4线线-16-16线译码器还可线译码器还可实现实现BCDBCD码到十进制码的变换。码到十进制码的变换。1004.4 组合逻辑电路中的险象竞争10111AAFCBCAABF时，当例例如如：1&BCAF&dgeG1G2G3G4AFdegtpd21由于竞