数字电路及数字系统设计课件三

1、第三章组合逻辑电路3.1 概述数字电路按其完成逻辑功能的不同特点，可划分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路：指该电路在任一时刻输出的稳定状态，仅取决于该时刻的输入信号，而与输入信号作用前电路所处的状态无关。特点：从电路结构上看，组合逻辑电路仅由门电路组成，电路中无记忆元件，输入与输出之间无反馈。组合逻辑电路x1xnz1zm),(),(),(2121222111nmmnnxxxfzxxxfzxxxfz向量函数形式： Z=F(X)3.2 组合逻辑电路的分析方法和设计方法 一、分析组合逻辑电路,一般是根据已知的逻辑电路,找出其逻辑函数表达式,或写出其真值表,从而了解其电路的逻辑功能。

2、有时分析的目的在于检验所设计的逻辑电路是否能实现预定的逻辑功能。 分析组合逻辑电路的一般步骤：用文字或符号标出各个门的输入或输出。从输入端到输出端逐级写出输出函数对输入变量的逻辑函数表达式，也可由输出端向输入端逐级推导，最后得到以输入变量表示的输出逻辑函数表达式。用逻辑代数或卡诺图化简或变换各逻辑函数表达式，或列出真值表。根据真值表或逻辑函数表达式确定电路的逻辑功能。例：试分析如下图电路的逻辑功能。 &1111DCBAY2Y1Y0.写出逻辑函数表达式：DBADCDBADCY2ACDBCDCBDACDBCDCBDY1BDCDBDCDY0从逻辑函数式中不能直观地看出这个电路的逻辑功能和用途

3、。需要把其转换成真值表的形式。.作逻辑真值表：D CB A Y2Y1Y00000001000100100100010011001010000101010010110010011101010000101001010101001010111001100100110110011101001111100输入输出 可以看出，当DCBA表示的二进制数小于或等于5时Yo为1，这个二进制数大于5且小于11时Y1为1，当这个二进制数大于或等于11时Y2为1。 因此，这个逻辑电路可以用来判别输入的4位二进制数数值的范围。二、组合逻辑电路的设计方法：根据给出的实际逻辑问题，求出实现这一逻辑功能的最简单逻辑电路。设计

4、步骤如下：1.进行逻辑抽象，将一个实际的逻辑问题抽象为一个逻辑函数。首先分析所给实际逻辑问题的因果关系，将引起事件所产生的结果作为输出函数，再分别以二值逻辑0和1给以逻辑赋值，做出真值表。2.根据真值表可写出输出逻辑函数的“与或”表达式。3.将输出逻辑函数表达式进行化简或变换。4.根据化简或变换后的输出逻辑函数表达式，画出其逻辑图。5.工艺设计。包括设计机箱、面板、电源、显示电路、控制开关等等。最后还必须完成组装、测试。3.3 常用的逻辑电路 本节介绍了几种常用组合逻辑电路的分析和设计。 为了使用方便，目前已将这些常用电路的设计标准化，且制成了中、小规模单片集成电路产品。3.3.1编码器为了区

5、分一系列不同的事物，将其中的每个事物用一个二值代码表示，即为编码的含意。编码器的逻辑功能就是把输入的每一个高、低电平信号编成一个对应的二进制代码。一、3位二进制编码器线线编码器线线编码器I3I4I5I6I7I0I1I2Y0Y1Y2 它的输入是 I0I7 8个高电平信号，输出是3位二进制代码Y2Y1Y0。因此，它又称为8线3线编码器。 输入I0I7当中只允许一个取值为1。3位二进制编码器的真值表I0I1I2I3I4I5I6I7Y2Y1Y010000000000010000000010010000001000010000011000010001000000010010100000010110000

6、00001111输入输出得逻辑表达式：76542IIIIY76321IIIIY75310IIIIY(利用约束项化简) 1 1 1Y2Y1Y0I1I2I3I4I5I6I7优先8线线编码器在上述二进制编码器中，如果多个输入端同时为1，其输出是混乱的。因此，在数字系统中常要求当编码器同时有多个输入为有效时，输出不但有意义，S I0I1I2I3I4I5I6I7Y2Y1Y0YsYEX1 X X X X X X X X11111011111111111010 X X X X X X X 0000100 X X X X X X 01001100 X X X X X 011010100 X X X X 011

7、1011100 X X X 01111100100 X X 011111101100 X 01111111101000111111111110输出输入且应按事先编排好的优先顺序输出，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。输入信号以I7的优先权最高，I0的优先权为最低。扩展电路功能：G门、G门、G门组成控制电路。S控制端（选通输入端）Ys选通输出端，低电平表示“无编码信号输入”YEX扩展端，低电平表示“有编码信号输入”SIIIIIIIIYS76543210SIIIIIIIIYEX)(76543210线线优先编码器线线优先编码器74LS148的逻辑图的逻辑图111111111

8、111& 1& 1& 1YSYEXY0Y1Y2I0I1I2I3I4I5I6I7SG3G1G2Y2=I7+I6+I5+I4Y1=I7+I6+I3I4I5+I2I4I5Y0=I7+I5I6+I3I4I6+I1I2I4I6把I1I9的十个状态分别编成十个BCD码。其中I9的优先权最高，I1的优先权最低。二、二十进制编码器：74LS147的功能表I1I2I3I4I5I6I7I8I9Y3Y2Y1Y01 1 1 1 1 1 1 1 11111x x x x x x x x 00110 x x x x x x x 0 10111x x x x x x 0 1 11000 x x x

9、x x 0 1 1 11001x x x x 0 1 1 1 11010 x x x 0 1 1 1 1 11011x x 0 1 1 1 1 1 11100 x 0 1 1 1 1 1 1 111010 1 1 1 1 1 1 1 11110输入输出98642198643986598790IIIIIIIIIIIIIIIIIIIY98542985439869871IIIIIIIIIIIIIIIIY9849859869872IIIIIIIIIIIIY983IIY二十进制优先编码器74LS147的逻辑图试用两片74LS148接成16线4线优先编码器，将A0A1516个低电平输入信号编为000011

10、11 16个4位二进制代码。其中A15的优先权最高，A0的优先权最低。 I5 I4 I3 I2 I1 I0 I6 I7 Y0 Y1 Y2 YEX S YS 74LS148(1) A15 A14 A13 A12 A11 A10 A9 A8 I5 I4 I3 I2 I1 I0 I6 I7 Y0 Y1 Y2 YEX S YS 74LS148(2) A7 A6 A5 A4 A3 A2 A1 A0 & Z3 G3 & Z2 G2 & Z0 G3 & Z1 G3 3.3.2 译码器（解码器）编码的逆过程，即将具有特定含义的一组代码“翻译”出它的原意叫译码。一、二进制译码器：

11、位二进制译码器（线线译码器）3位二进制译码器的框图线线译码器线线译码器Y0Y1Y2Y3Y4Y5Y6Y7ABCA2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000输入输出译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。采用二极管与门阵列构成的位二进制译码器用二极管与门阵列构成的译码器比较简单，但是其电路的输入电阻较低而输出电阻较高，且输出的高、低电平信号发生偏移。通常只在一些大规模集成电路内部采用这种结构，而在一些中规

12、模集成电路译码器中多采用三极管集成门电路结构。00120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAY用与非门组成的线线译码器74LS13800120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAYS1,S2,S3为片选段，S1=1,S2=S3=0时，Gs输出高电平，译码器处于工作状态。3线8线译码器74LS138的功能表S1S2+S3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y70 xxxx

13、11111111x1xxx1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110输出输入二、二十进制译码器：将输入BCD码的十个代码译成十个高、低电平输出信号。01230AAAAY 01231AAAAY 01232AAAAY 01233AAAAY 01234AAAAY 01235AAAAY 01236AAAAY 01237AAAAY 01238AAAAY 01239AAAAY 输入输出A3A2A2A0Y0Y1Y2Y3Y4Y5Y

14、6Y7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110101011111111111011111111111111001111111111110111111111111110111111111111111111111111伪码序号二十进制译码器74LS42的真值表试用两片3线8线译码器74LS138组成4线16线译码器，将输入的4位二进制

15、代码D3D2D1D0译成16个独立的低电平信号Z0Z15。Y0Y1Y2Y7S2Y374LS138(1)Z5Z0Z6Z1Z7Z3Z2Z4Y4Y5Y6S3S1A0A1A2Y0Y1Y2Y7S2Y374LS138(2)Z13Z8Z14Z9Z15Z11Z10Z12Y4Y5Y6S3S1A0A1A2D0D1D2D3+5v3.3.3 数据选择器（多路转换器）逻辑表达式：101130112011101101)()()()(SAADAADAADAADY从多个输入数据中选择一个送至输出端，以双4选1数据选择器74LS153为例，它包含两个完全相同的选数据选择器，两个数据选择器有公共的地址输入端，而数据输入端和输出端

16、十各自独立的。通过给定不同的地址代码，即可从个输入数据中选出所要的一个，并送至输出端Y。在CMOS集成电路中经常用传输门组成数据选择器。以双4选1数选器CC14539为例：S为附加控制端，S=0时数选器正常工作，S=1时数选器被禁止工作，输出被封锁为低电平。此外，S也作为扩展端使用，以实现片间的连接。试用一片双4选1数选器CC14539组成一个8选1数据选择器。D10D11D13D12S1S2D20D23D22D21CC14539A1A0Y1Y21G2Y1G1A1A0A2D0D1D2D3D4D5D7D63.3.4 加法器一、半加器：不考虑进位将两个一位二进制数A和B相加。ABSC0000011

17、010101101BABABASABCO半加和向高位的进位COSCAB二、全加器：其输入不仅有两个1位二进制数相加，还需加上低位送来的进位。AiBiCiSiCi+10000000110010100110110010101011100111111COSCABCICICIABBCIACIBACIABSCIACIBABCO以双全加器74LS183为例，其图形符号为：又有：iiiCBAS双全加器74LS182的1/2逻辑图三、多位加法器：进行两个多位二进制数的相加1.串行进位加法器：依次将低位的进位输出接到高位的进位输入，每一位的相加结果都必须等到低一位进位产生以后才能建立（行波进位加法器）CIABC

18、OA0B0S0CIABCOA1B1S1CIABCOA2B2S2CIABCOA3B3S3CO这种加法器的最大缺点是运算速度慢，做一次加法运算可能需要四个全加器的传输延迟时间。但是其电路结构比较简单。2.超前进位加法器：进位Ci是Ai-1,Ai-2,.,A0及Bi-1,Bi-2,., B0的函数，通过逻辑电路得出每一个CiCi=AiBi+(Ai+Bi)Ci-1 可使 Gi=AiBi，Pi=(Ai+Bi)则 Ci=Gi+PiCi-1 将此式展开得：Ci= Gi+PiCi-1 = Gi+Pi(Gi-1+Pi-1Ci-2) = . . . . . . = Gi+PiGi-1+PiPi-1Gi-2+ .

19、. . +PiPi-1 . . . P1G0+PiPi-1. . .P0C04位超前进位加法器74LS283的逻辑图如右图3.3.5数值比较器用来将两个同样位数的二进制数A、B进行比较，并能判别其大小关系的逻辑器件，叫做数码比较器。1.两个一位二进制数的比较AB(A=1,B=0)则AB(A=0,B=1)则A=B(A=B=0,A=B=1)则1BA1BA1BAAB输出函数式BAYBA)(BAYBA)(Y(A=B)=A B11&ABY(AB)ABAB2.比较两个多位数A和B，需从高而低逐位比较。例两个4位二进制数A3A2A1A0和B3B2B1B0进行比较，以下是4位数码比较器CC14585I

20、(AB)是扩展端，供片间连接时用。Y(AB)=A3B3+(A3 B3)A2B2+(A3 B3)(A2 B2)A1B1 +(A3 B3)(A2 B2)(A1 B1)A0B0 +(A3 B3)(A2 B2)(A1 B1)(A0 B0)I(AB)Y(A=B)=(A3 B3)(A2 B2)(A1 B1)(A0 B0)I(AB)=Y(AB)+Y(A=B)试用两片CC14585组成一个8位数值比较器。1B3A3B2A2B1A1B0A0D3D2D1D0C3C2C1C00I(AB)Y(AB)CC14585(1)B3A3B2A2B1A1B0A0D7D6D5D4C7C6C5C4I(AB)Y(AB)CC14585(

21、2)Y(CD)3.组合逻辑电路的设计一、设计方法的分类：随着微电子技术的不断发展，单块芯片的集成度越来越高，出现了小规模（SSI）、中规模（MSI）、大规模（LSI）和超大规模（VLSI）集成电路。TTL电路中，以单块芯片所包含的门电路或等效门电路的数目来划分集成规模。 MOS系列中，则以单块芯片所包含的元器件数目来划分的。TTL电路MOS系列12个以下的 100个以下的 小规模集成电路 12100之间的 1001000之间 中规模集成电路 100以上的100010000之间 大规模集成电路 10000以上的 超大规模集成电路一般说来，小规模集成电路仅仅是器件的集成中规模集成电路是逻辑部件的集

22、成大、超大规模集成电路则是数字系统或子系统的集成实现组合逻辑电路的设计，根据所用器件不同，设计方法有： SSI 用数字电路设计的经典方法 MSI 用中规模集成功能模块实现其他组合逻辑功能 LSI 使用大规模集成电路的可编程逻辑器件PLD，实现给定逻辑功能的设计二、用SSI设计组合逻辑电路1.单输出组合逻辑电路的设计：例：设计一个监测信号灯工作状态的逻辑电路。这组信号灯分别为红、黄、绿三盏。点亮状态只允许为红、绿、黄和绿三种之一。其他状态表示电路出现故障。要求电路能够发生故障信号。解: 一、进行逻辑抽象：以三个灯的状态为输入变量，用A,B,C表示，灯亮为1，灯不亮为0；故障信号为输出，用Y表示，

23、正常状态为0，故障发生则为1。列出真值表如下： 四、画逻辑图:ABCY00010010010101101000101111011111二、写出逻辑函数式： Y=AB C+ABC+ABC+ABC+ABC三、化简:Y=AC+AC+ABA BC 00 01 11 10010011011111&ABYC转换为与非与非式：ABACCAY2.多输出组合逻辑电路的设计：例：设计一个输入为BCD代码的七段字形译码器。BCD代码可用8421BCD码，七段字形显示器件可用七段独立的发光元件（发光二极管LED、液晶显示器LCD、荧光数码管、真空电子管等）解：用七段独立的发光元件(发光二极管LED、液晶显示器

24、LCD、荧光数码管或真空电子管)显示数字0-9。数字 A3A2A1A0YaYbYcYdYeYfYg000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010000110111101100110011211000100011131101100101114111000011111511110000000输入输出A3A2 A1A000011110001011010110110100101100A3A2 A1A

25、000011110001111011010111000101100A3A2 A1A000011110000011011101111101101111A3A2 A1A000011110001110011111110000101110A3A2 A1A000011110001011010101110101101011A3A2 A1A000011110001001010001110001101001A3A2 A1A000011110001000011101111101101100Ya=A3A2A1A0+A3A1+A2A0Yb=A3A1+A2A1A0+A2A1A0Yc=A3A2+A2A1A0Yd=A2A

26、1A0+A2A1A0+A2A1A0Ye=A2A1+A0Yf=A3A2A1+A2A1+A1A0Yg=A3A2A1+A2A1A0三、用MSI设计组合逻辑电路数字集成电路生产工艺不断成熟，中大规模通用数字集成电路产品已批量生产，产品已标准化、系列化，且成本低廉，许多数字电路都可直接使用中大规模集成电路的标准模块来实现。这样可以缩小电路的体积，减少连线，提高电路的可靠性，降低成本，且其它一些逻辑功能也可以用标准的中规模集成模块来设计。MSI设计最简标准：所用集成模块数目最少，品种最少，集成模块之间连线最少。目前，用于实现组合逻辑电路设计最多的中规模集成电路有数据选择器，译码器，全加器等。单输出函数选用

27、数据选择器，多输出函数则选用译码器。一、用数据选择器实现逻辑函数例: 试用四选一数据选择器实现逻辑函数RAGGRAGARGARGARY解:当S=1时,4选1数选器的逻辑函数式为: Y= D0(A1A0)+D1(A1A0)+D2(A1A0)+D3(A1A0)分析:将地址输入A0 , A1和数据输入视为三变量R , A ,G. 则需令 D0 D3为第三个变量的适当状态(原变量，反变量，0，1)，将（1）式变换成与（2）式对应的形式： Y= G ( R A ) + G ( R A ) + G ( R A ) + 1 ( R A ) (1)式 (2)式 (3)式将（2）式与（3）式对比：令 A1=R，

28、A0=A，D0=D2=G D1=G，D3=1 A0A1D0D1D2D3SYRAGGY1例2：用八选一数据选择器产生三变量逻辑函数BCAACCBAZ解：8选1数选器的地址输入位数n=3，分别对应A2=A，A1=B，A0=C，与8选1数选器的逻辑函数式对比：Y=D0(A2A1A0)+D1(A2A1A0)+D2(A2A1A1)+D3(A2A1A0) +D4(A2A1A0)+D5(A2A1A0)+D6(A2A1A0)+D7(A2A1A0)Z=A B C+AC+ABC =1(A B C)+0(A BC)+0(ABC)+1(ABC)+0(AB C)+1(ABC) +0(ABC)+0(ABC)得：D0=D3

29、=D5=D7=1 D1=D2=D4=D6=0可看出一片4选1数选器能产生任何一种最多3变量的逻辑函数，一片8选1数选器能产生任何一种最多4变量的逻辑函数，.，即具有n位地址输入的数据选择器可以产生任何一种输入变量数不大于n+1的组合逻辑函数。D0D1D2D7D3D4D5D6A2A1A0YZ1ABC01二、用译码器产生多输出逻辑函数例3：试利用3线8线译码器产生一组多输出逻辑函数CBABCACAZ1CBABCZ2BCAAZ3ABCCBCBAZ4解：当S=1时，3线8线译码器各输出端的函数式为：Y0 = A2 A1 A0 = m0Y2 = A2 A1 A0 = m2Y1 = A2 A1 A0 =

30、m1Y3 = A2 A1 A0 = m3Y4 = A2 A1 A0 = m4Y5 = A2 A1 A0 = m5Y6 = A2 A1 A0 = m6Y7 = A2 A1 A0 = m7将Z1Z4化为最小项之和的形式：Z1= ABC + ABC + ABC + ABC = m3 + m4+ m5+ m6Z2= ABC + ABC + A BC = m1 + m3+ m7Z3= ABC + ABC + ABC + ABC = m3 + m4+ m5+ m6+m7Z4= ABC + A BC + ABC + ABC = m0 + m2+ m4+ m7经转换得：Z1= m3 m4 m5 m6Z2= m

31、1 m3 m7 Z3= m3 m4 m5 m6m7Z4= m0 m2 m4 m7Y0Y1Y2Y3Y4Y5Y6Y774LS138A2A1A0S1S2S3CBA10&Z4Z2Z3Z1例4设计一个能将BCD代码转换为余3代码的代码转换器。DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100输入输出解：列出代码转换电路的逻辑真值表：可得： Y3Y2Y1Y0=DCBA+ 0011A3A2A1A0B3B0B1B2CICOS3S2S1S074LS283Y3Y2Y1Y0A

32、BCD013.5组合逻辑电路中的竞争冒险现象一、竞争冒险现象及其成因门电路两个输入信号同时向相反的逻辑电平跳变的现象称为竞争。我们把由于竞争而在电路输出端可能产生尖峰脉冲的现象叫做竞争冒险现象。&ABYABY分析当输入信号逻辑电平发生变化的瞬间，电路的工作情况:二、竞争冒险是组合逻辑电路中经常会发生的一种现象，必须采取恰当的措施加以防止。消除竞争冒险现象的方法有：1.引入封锁脉冲2.引入选通脉冲3.接入滤波电容4.修改逻辑设计在负载电路对竞争冒险所产生的尖峰脉冲不敏感时，如负载为发光器件，竞争冒险所产生的尖峰脉冲对电路的工作没有影响，可不必考虑这一问题。 1ABYABY利用取样脉冲克服

33、险象利用取样脉冲克服险象ABLCD11取样脉冲取样脉冲取样脉冲取样脉冲ABC&1L&D有相接的卡诺图有相接的卡诺图加搭接块的卡诺图加搭接块的卡诺图 BC A000111100011010011 BC A000111100011010011BCCAABDCAABD卡诺图法卡诺图法 例、用74138和最少的逻辑门设计一地址译码器，要求地址范围是十六进制00-3FH. 分析：地址码共有64个，则译码输出端共有64个，需要八片3/8译码器（74138）。 地址低三位接74138的地址输入端。 高三位地址信号用来对八片74138寻址。 电路图有如下两种形式：Y Y Y Y Y Y Y Y

34、A A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y YYY Y Y Y Y Y YYY Y Y Y Y Y Y YY Y Y Y Y Y YY11110AAAA A A0123450123456789 10 11 1213 14 1556 57 58 59 60 61 62 63(1)(2)(8)(9)64656667Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS0123456701212374S138Y Y Y Y Y Y Y YA A ASSS012345