CMOS基本逻辑单元PPT课件

1、1 第8章 CMOS基本逻辑单元 8.2 CMOS逻辑结构 8.3 级联级的负载8.4 影响门的电气和物理结构设计的因素 8.5 各种逻辑类型的比较8.6 传输门逻辑8.7 RS触发器8.8 时钟脉冲控制触发器8.9 D触发器8.10 施密特触发器 第1页/共108页2 8.2.1 CMOS互补逻辑 图8.11 CMOS互补逻辑 反相器 与非门 或非门 综合逻辑门CEDBAZ8.2 CMOS逻辑结构第2页/共108页3 CMOS倒相器工作原理 CMOS倒相器是CMOS门电路中最基本的逻辑部件，大多数的逻辑门电路均可通过等效倒相器进行基本设计，再通过适当的变换，完成最终的逻辑门电路中具体晶体管尺

2、寸的计算。所以，基本倒相器的设计是逻辑部件设计的基础。 CMOS倒相器的电路构成，是由一个增强型n沟MOS管作为输入管和由一个增强型p沟MOS管作为负载管，且两栅极短接作为输入端，两漏极短接作为输出端，N管源极接地，P管源极接电源电压VDD，这就构成了两管功能上的互补。 第3页/共108页4 结合如图8.11(a)所示的CMOS倒相器电路结构示意图，分析其工作过程如下：Vi=“0”时：VGSn=0，VGSp=-VDD p管导通，n管截止 VO=“1”=VDD Vi=“1”时：VGSn=Vi，VGSp=0 n管导通，p管截止 VO=“0”（=0V）即：VOH-VOL=VDD 最大逻辑摆幅，且输出

3、摆幅与p、n 管W/L无关 （无比电路） 。 CMOS的倒相器工作原理图8.11（a）图8.11（a）第4页/共108页5 静态CMOS逻辑门电路 CMOS基本门电路 (1) 基本的CMOS与非门、或非门 图 CMOS与非门和或非门 第5页/共108页6CMOS与非门：P并N串CMOS或非门：P串N并CMOS与非门、或非门的不同表示符号第6页/共108页7注意：串联方式工作时，相当于沟道长度增长，MOS管宽长比为 为使p、n管匹配，需增大串联管的W/L比输入端一般不超过4个。 并联方式工作时，等效为沟道宽度增大。有衬底偏置效应存在。则：（设K为单个最小尺寸MOS管的K值）对于与非门120nKK

4、nKKNMOSKnKPMOSnpnp串联并联（n2） 转换电平V*向VDD移动 VNMHM。 第7页/共108页8对于或非门 1120nKKKnKNMOSnKKPMOSnpnp并联串联（n2） 转换电平V*向VSS移动 VNMLM。 基本CMOS门电路噪容仅能保证在20%VDD。 (2) 带缓冲级的CMOS门电路 由基本线路构成的CMOS门电路存在噪容低，输出波形不对称，CMOS门电路的扇出能力低的缺点，通常以加缓冲器来解决： 输入端加倒相器。 输出端加倒相器。 输入、输出端均加倒相器。加缓冲器要遵循保持原门电路逻辑功能不变的原则。 第8页/共108页9带缓冲级的CMOS门电路 为了稳定输出高

5、低电平，可在输入输出端分别加倒相器作缓冲级。下图所示为带缓冲级的二输入端与非门电路。 CMOS集成门的输出缓冲级：输出特性与倒相器相同BABAY 带缓冲级的CMOS与非门电路第9页/共108页10 带缓冲级的CMOS或非门电路BABAY下图所示为带缓冲级的二输入端或非门电路。第10页/共108页11 缓冲级给门电路带来的性能上的改善： 门电路驱动能力取决于倒相器特性，与各输入端所处逻辑状态无关。 转移特性得到改善，转换区域变窄，噪容提高。 输出电平由“0”“1”，和“1”“0”跳变时间近似相等，波形趋于对称。 但另一方面，加入缓冲级，使 Vi V0传送过程中经过了3、4级延迟，使延迟时间 ，因

6、此多用于高噪声干扰低速系统。 第11页/共108页12 静态CMOS逻辑门电路 静态CMOS逻辑门具有以下特点第12页/共108页13第13页/共108页14第14页/共108页15CMOS与非门的分析 第15页/共108页16CMOS或非门的分析 第16页/共108页17CMOS与非门或非门设计1.减小面积所有管子取相同尺寸2.使NMOS管和PMOS管有相同的导电因子3. 取串联管子增大n倍的设计4. 全对称设计KNeff=KPeff第17页/共108页18CMOS组合逻辑电路设计 与或非门的设计 第18页/共108页19类似的或与非门的设计 第19页/共108页20实现不带非的组合逻辑第2

7、0页/共108页21实现8个变量“与”的三种方案 第21页/共108页22异或/同或逻辑 第22页/共108页23异或电路的实现第23页/共108页24用与或非门实现 “异或” “同或”功能 第24页/共108页25 8.2.2 CMOS变型电路 （伪NMOS逻辑 ） n个输入端的与非门、或非门CMOS电路需2n个MOS管，而相应的NMOS电路只需(n+1)个MOS管。因此，模仿NMOS电路的这一特点，对CMOS电路加以改进，将PMOS负载管栅接地VSS，即可得到类似于耗尽型NMOS的特性。应注意此电路属有比电路。 与实际的NMOS电路逻辑相比： 伪NMOS逻辑由于采用PMOS负载，其沟道薄层

8、电阻或称方块电阻约为NMOS的2 3倍，导通电阻 ，功耗 （与 NMOS相比） 另一方面，由于PMOS的导通电阻 ，延迟时间 。 第25页/共108页26 伪NMOS逻辑 (a) 与非门 (b) 或非门第26页/共108页27伪NMOS逻辑 第27页/共108页288.2.3 动态CMOS逻辑EDCABZ简化电路第28页/共108页29 简单的单时钟动态CMOS门不能进行级联，需采用两相和四相逻辑。第29页/共108页30 1. 准两相时钟第30页/共108页31第31页/共108页32传输门(TG) transmission gate第32页/共108页33 传输门的逻辑特点第33页/共10

9、8页34第34页/共108页35传输门的传输特性 第35页/共108页36NMOS传输门传输高电平特性第36页/共108页37NMOS传输门传输低电平特性第37页/共108页38 NMOS传送晶体管工作原理 如右图示，输入信号Vi通过一栅极受VG控制的NMOS FET M1送到反相器输入端，其中M1称为信号传送器，此结构多用于动态存储电路中。 NMOS传送晶体管 n沟道MOS传输门在传输高电平时，受到门导通阈电压的限制，有阈值损失（Vomax=VDDVTN），称为源跟随器工作方式（由于输出电位随源极电位变化而变化），属于非完美传输；而n沟道MOS传输门在传输低电平时，则可以完美传输低电平，称为

10、漏负载级工作方式（由于输出电位随漏极电位变化而变化）。 第38页/共108页39 其工作过程如下： VG=“0” M1截止，Vi不能传送，Vo端维持原态。 VG=“1” 设VGS=VDD ，则：(1) Vi=“0” Vi 端为S端，VGS=VDD，M1 导通，Vo=Vi=“0”。 (2) Vi=“1”(VDD) 若Vo=“0”（0V），则此时，Vi端为D，Vo为S端，有VGS=VDD，VDS=VDD，M1导通，Vo电位升高至(VDD-VTn)，信号传送范围受到限制。 若Vo=“1”（VDD），则VGS=VDS=0，M1截止，但此时传送的信号Vi=“1”=VDD，而Vo=VDD其逻辑效果与M1导

11、通等效。 第39页/共108页40 传送晶体管导通传送晶体管截止10GGVV注意：不可将两个信号分别加在VG、Vi上以传送晶体管实现与门功能。（VG=“0”时，传送管截止，但不能保证Vo初态为“0”） 传送晶体管的优缺点(1) 单管，占用芯片面积小。 (2) 三端器件，可尽可能减小电路的内部连线。 (3) 不需直流电源（时钟信号+输入信号） (4) 信号传送过程中，ron变化较大（V-DS变化） (5) 不宜直接驱动CMOS门电路。 第40页/共108页41 p沟道MOS传输门在传输高电平时，可以完美传输高电平，称为漏负载级工作方式（由于输出电位随漏极电位变化而变化）；而p沟道MOS传输门在传

12、输低电平时，则受到门导通阈电压的限制，有阈值损失，称为源跟随器工作方式（由于输出电位随源极电位变化而变化），其输出低电平值为完美低电平值再加上一个取了绝对值的阈电压值（pMOS管阈电压为负值）。 第41页/共108页42 CMOS传输门 CMOS传输门电路结构和符号表示如左图所示，时钟脉冲控制信号C的范围定为0 VDD。 CMOS传输门电路与表示 CMOS传输门的电路结构，它由一个pMOS管和一个nMOS管连接构成，其连接方式为两管的源漏互连（每管的源漏均不确定，视工作条件而定），pMOS管和nMOS管的栅极电位呈非关系。 第42页/共108页43 1) CMOS传输门的工作过程 (1) 传输

13、高电平（设Vo初态为“0”） P管为漏负载级（VGSp=-VDD） N管为源跟随器（VGSn=VDSn）传输门导通电阻ron=rn rp，比传送晶体管导通电阻小。 图 传输门传输高电平过程 第43页/共108页44下面对传输高电平时各工作区情况展开分析。I区：Vi-V0=VDD VDD-VTpN管：VGSn=VDSnVTn，处于饱和态。随着CL充电使V0端的电位升高，VGSn=VDSn ，虽然在饱和态下，VDSn变化对导通电阻无影响，但VGSn也在变化，则此时： )(111TnGSnnmGSDSnVVgVirP管：在Vi-V0VDD-VTp，即VDSp=-(Vi-V0) -VDD+VTp 之前

14、，处于饱和态，VGSp=-VDD不变，有： 0)(212TpGSppdspVVg即：rp。 第44页/共108页45III区：VTnVi-V0VTn，以 )(1TnGSnnnVVr的关系继续增大。 P管：此时，其偏置情况： )()()(0TpDDTpDDTpGSpTpGSpTpDDiDSpVVVVVVVVVVVVV进入线性区，其导通电阻： )(1)(110VVVVVVVgriTpDDpDSpTpGSppdspp第45页/共108页46 (Vi-V0) ，rp 。此时，传输门导通电阻ron=rn rp。II区：Vi-V0VTnN管：VGSn=VDSn=Vi-V0VTn ,处于截止状态， rn。

15、P管：按 )(10VVVVriTpDDpp继续减小。 第46页/共108页47(2) 传输低电平 图 传输门传输低电平过程 N管为漏负载级（VGSn=VDD）， P管为源跟随器VGSp=VDSp。其分析过程与传输高电平时类似。 第47页/共108页48 由（1）、（2）分析可见：欲使 DDTOXpnonVVTLWrrr 要使ron线性度提高，则须保证n、p管匹配：VTn=VTp，gmn=gmp。 与单个的传送晶体管相比，CMOS传输门除了导通电阻大为改善，传输速度提高之外，还有一个突出的优点就是无高、低电平阈值损失。所谓阈值损失是指传输高电平时，是否能将Vi=VDD传到V0，或传输低电平时，最

16、终能否使输出达到0V。 第48页/共108页49 CMOS传输门在传输高电平和低电平 时的性能分析，即CMOS传输门在传输高电平时，为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，输出电位是随pMOS管管漏极电位变化而变化，可以完美传输高电平；而CMOS传输门在传输低电平时，也可以完美传输低电平，仍为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，这时输出电位是随nMOS管管漏极电位变化而变化。从而讨论了为何单沟道传输门不能完美传输高电平（n沟道MOS传输门），或者为何不能完美传输低电平（p沟道MOS传输门）的原因；讨论了为何CMOS传输门既可完美传输高电平又可完美传

17、输低电平的理论并进行了分析。 第49页/共108页50CMOS传输门在传输高电平和低电平 时的性能分析 CMOS传输门在传输高电平时，为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，输出电位是随pMOS管漏极电位变化而变化，可以完美传输高电平；而CMOS传输门在传输低电平时，也可以完美传输低电平，仍为漏负载级工作方式（由于输出电位随漏极电位变化而变化），注意，这时输出电位是随nMOS管漏极电位变化而变化。从而说明了为何单沟道传输门不能完美传输高电平（n沟道MOS传输门），或者为何不能完美传输低电平（p沟道MOS传输门）的原因，而CMOS传输门既可完美传输高电平又可完美传输低电平。

18、 第50页/共108页51 2) 衬底偏置效应对传输门特性的影响 由上面的分析可以看出，在电平传输过程中，源跟随器的源极电位由于CL充放电随时变化，而衬底接固定电位，VBS 0，有衬偏效应；漏负载级的源与衬底虽未连在一起，但电位相同，VBS=0，无衬偏效应。 管有衬偏效应传输低电平管有衬偏效应传输高电平pn 若采用P阱工艺，NMOS衬底浓度与PMOS的高1 2数量级，衬偏效应更为明显。 即传输高电平时，n MOS管存在显著的衬底偏置效应；而传输低电平时，pMOS管存在显著的衬底偏置效应；而且二者比较得知，n MOS管的衬底偏置效应更加严重。第51页/共108页52图 九管CMOS传输门 3)

19、改进电路九管CMOS传输门 一种改进的CMOS传输门电路如图4-31所示。TG1的n3管VBS=0，无衬偏。E=“1”，TG1、TG2工作，当Vi=“1”，TG1、TG2同时开始传输高电平，其各自的输出端V0，V0状态相同，而V0与TG1的n1管衬底相接，即VBn1=VSn3=VSn1，可等效视为n1的VBS1=0，n1管无衬偏效应。 第52页/共108页53 2. 两相时钟流水线式两相N-P CMOS逻辑级第53页/共108页54 2. 两相时钟第54页/共108页55 8.2.4 钟控CMOS逻辑 钟控CMOS逻辑主要用来构成钟控逻辑，用它把锁存器（或接口电路）和其它类型的动逻辑连接起来。

20、第55页/共108页56 预充电鉴别逻辑（P-E逻辑） 下图为P-E形式三输入与非门可见，该电路既保持了与NMOS逻辑相同的管数，又有CMOS电路低功耗的特点。 (1) 工作原理 预充电过程： =“0”，鉴别管Tn截止，上拉P管Tp导通，将输出预充电至VDD。鉴别过程： =“1”，Tn导通，Tp截止预充电停止，根据输入端的状态，输出相应的逻辑电平。 预充电鉴别逻辑 第56页/共108页57(2) 与经典的静态CMOS逻辑相比，P-E逻辑的优缺点： 优点： 不需互补结构（每个输入端勿需P、N管搭配）。 无比电路，所有逻辑门可采用最小尺寸。 不存在下拉直流电流，逻辑部分可串联较多晶体管，输入端扩展

21、方便。作用在逻辑信号的负载较低，速度快。 第57页/共108页58缺点： 逻辑输出易受所谓“电荷共享”现象影响，如逻辑部分内部放电节点与输出节点相连，输出节点电荷将被已放电的内部节点共享，输出电压。 输出信号有动态特性，存在最小时钟比，最大时钟比受电路特性制约。鉴别过程中，输入必须稳定，否则错误值将使输出节点误放电。如预充电期间需输出信号，这段时间的输出须先保存下来。 需加时钟信号。 第58页/共108页59(3) 解决方法：限制时钟频率，仔细选择接到P-E逻辑的电路类型。 注意： 基于同一个时钟信号的多级P-E逻辑不能进行级联，因为每一级逻辑的输出在预充电过程已升到逻辑电平，此时，一旦时钟信

22、号达到高电平，此高电平输出将驱动下级电路输出放电，不能进行正常的逻辑运算。 通常采用多个时钟信号控制的级联，保证鉴别过程中的输入稳定。 第59页/共108页60 P-E逻辑的级联方式 第60页/共108页61 8.2.5 CMOS多米诺（Domino）逻辑 CMOS多米诺逻辑 第61页/共108页62 多米诺逻辑 多米诺逻辑是P-E逻辑的一种变型，是由一组动态CMOS单元和一个静态缓冲倒相器构成，是一种准静态电路，具有动态和静态逻辑两者的优点，克服了动态CMOS逻辑对负载电容敏感的缺点。 =“0”，为预充电阶段，f 点保持高电平，f=“0”。 =“1”，求值阶段，根据输入A、B、C状态，f 有

23、条件放电，再通过反相器输出正确的逻辑电平。 逻辑部分可采用最小尺寸，倒相器尺寸按需要设计，多米诺逻辑的突出优点是：静态缓冲器（倒相器）可使输出高电平达到VDD。 第62页/共108页63图 17第63页/共108页64 多米诺CMOS逻辑单元的级联 多米诺逻辑的级联方式 (多米诺逻辑可直接实现多级级联 )第64页/共108页65第65页/共108页66 通过分析其工作过程，可得出其名称得由来：预充电过程中， =“0”，每级多米诺单元输出都为低电平。 在鉴别过程中， =“1”，若满足输入条件，第一级逻辑输出高电平，满足第二级的逻辑条件，其输出也为高电平，即在整个鉴别过程中，逻辑状态的传播能即刻通

24、过整个级联电路，象多米诺骨牌一样，推倒一个，全部都倒。 第66页/共108页67Domino逻辑与伪 NMOS、C2MOS、P-E逻辑的比较： 伪NMOS为静态逻辑，其他3种为动态同步逻辑。 伪NMOS所需器件数目： n+1 （n为输入端数目） C2MOS所需器件数目：4 P-E所需器件数目：n+2 Domino逻辑所需器件数目：n+4)(min2器如微处理器、信号处理功耗逻辑电路逻辑多用于高密度、低、多用于动态移位寄存器oDoEPMOSC 第67页/共108页688.3 级联级的负载 第68页/共108页698.4 影响门的电气和物理结构设计的因素 8.4.1 MOS管的串联和并联 串联方式

25、工作时，相当于沟道长度增长并联方式工作时，等效为沟道宽度增大第69页/共108页708.4.2 衬偏调制效应 第70页/共108页718.4.3 源漏电容 第71页/共108页728.4.4 电荷的再分配 第72页/共108页738.5 各种逻辑类型的比较 第73页/共108页748.6 传输门逻辑第74页/共108页75(C) CMOS型 (d) PMOS上拉管型第75页/共108页76多路选择器(MUX-Multiplexer ) 多路选择器或多路转换开关(MUX)是MOS开关的一个典型应用，图（a）给出了一个简单的NMOS四到一转换开关的电路和它所对应的转换关系。ABF00P401P31

26、0P211P1图第76页/共108页77采用CMOS结构的MUX CMOS结构的多路转换开关克服了NMOS结构所存在的传输高电平阈值电压损耗和串联电阻大的问题，但晶体管数目增加了一倍。图8.27图8.27第77页/共108页78PMOS上拉管型CMOS传输门逻辑电路 PMOS上拉管型逻辑电平提升电路，解决了NMOS传输高电平存在的阈值电压损耗问题。当=0时，F=VDDVDD图8.27第78页/共108页79第79页/共108页80第80页/共108页81 8.7 RS触发器 特性表实际上是一种特殊的真值表，它对触发器的描述十分具体。这种真值表的输入变量（自变量）除了数据输入外，还有触发器的初态

27、，而输出变量（因变量）则是触发器的次态。特性方程是从特性表归纳出来的，比较简洁；状态转换图这种描述方法则很直观。 第81页/共108页82 RS触发器的状态转换图 JK触发器的状态转换图 第82页/共108页83T触发器的状态转换图D触发器的状态转换图 第83页/共108页84N阱N阱N阱第84页/共108页85第85页/共108页86 8.8 时钟脉冲控制触发器 8.8.1 NMOS结构的时钟脉冲控制触发器第86页/共108页87 我们看到，在CP的控制下，锁存器并非随时受输入信号的影响。只有当CP信号为“1”时，输入信号才会起作用。CP信号即时钟信号，时钟信号是数字系统的时间基准，用来协调

28、（或同步）数字系统中各部分的动作。鉴于时钟信号的重要性，设计者们采取各种措施保证其信号质量，使之避免干扰。在数据信号不可靠而时钟信号相对可靠的条件下，采用窄时钟脉冲将显著提高锁存器的抗干扰能力。同步RS触发器第87页/共108页88 除了改善抗干扰能力，CP信号还起另一个作用：消除竞争冒险。假如R信号由0变1，S信号由1变0，理想情况下，Q和Q将同时变化，Q由1变0，Q由0变1。实际上，由于传输路径不同，R、S到达锁存器会有时间差。我们不妨假设S信号落后于R信号t秒。这样，锁存器将在t秒内处于S=1，R=1的非正常工作状态，输出Q=1,Q=1，这样的输出在数字系统内产生尖峰脉冲，导致逻辑错误。

29、第88页/共108页89 为了消除这种竞争冒险现象，我们可以引入CP信号，CP信号使锁存器接收输入信号的时间至少推迟了t秒，输入信号稳定后才允许锁存器进行逻辑运算。这种情况下，CP信号也叫选通脉冲。 脉冲选通锁存器有一定的抗干扰能力。然而，在CP=1期间，如果输入信号多次变化，输出也将多次变化。所以，锁存器又叫“透明触发器”。第89页/共108页908.8.2 CMOS结构的时钟脉冲控制触发器第90页/共108页91第91页/共108页92 8.9 D触发器第92页/共108页938.9.2 CMOS D触发器N阱N阱N阱第93页/共108页94第94页/共108页95 主从触发器比脉冲选通锁

30、存器进了一步。主从D触发器由两个脉冲选通锁存器级联而成。这两个脉冲选通D锁存器的CP信号是互补，因此前级接收信号时，后级就不接收信号；后级接收信号时，前级就不接收信号。在CP=1期间，前级接收输入信号，后级不接收输入信号。如果输入信号多次变化，前级的输出（即后级的输入）也将随之多次变化，但后级的输出不变。在CP由1变0那一刻，后级接收输入信号，后级输出将随之变化。第95页/共108页96 但是，因为CP0期间，前级不接收输入信号，它的输出将不再变化，它将保持CP由1变0那一刻的状态。所以后级的输出也将保持CP由1变0那一刻的状态。 请注意，前级的输入就是触发器的输入，后级的输出就是触发器的输出

31、，所以，主从触发器的动作特点是，在CP的一个周期内，触发器在CP1期间接收信号，但是输出最多变化一次。输出变化的时刻位于CP下降沿，即CP由1变0的时刻。第96页/共108页97CMOS传输门构成的边沿触发器传输门构成的边沿触发器TG1TG2111QQCPDCPCMOS传输门基本触发器CMOS传输门构成的基本触发器传输门构成的基本触发器CP=0、CP=1时，时，TG1导通，导通，TG2关断，触发器接收输入信关断，触发器接收输入信号号D，使，使Q=D。CP=1、CP=0时，时，TG1关断，关断，TG2导通，触发器状态保持不导通，触发器状态保持不变，将变，将CP=0时接收到的信号存时接收到的信号存储起来。储起来。可见，该触发器与钟控可见，该触发器与钟控D触发器功能完全一致，属于电位触发器功能完全一致，属于电位触发方式，触发方式，CP为为低电平有效低电平有效。第97页/共108页98