集成电路设计-part1-4

1、寄生效应两种材料之间会有寄生电容两种材料之间会有寄生电容电流流过之处会有寄生电阻电流流过之处会有寄生电阻高频电路导线具有寄生电感高频电路导线具有寄生电感器件自身也有寄生效应器件自身也有寄生效应影响电路的速度，改变频响特性影响电路的速度，改变频响特性N阱电阻P衬底和N阱构成二极管，称为寄生二极管该二极管为反偏的反偏的PN结耗尽层电容的形成耗尽层电容由底部电容和侧壁电容构成电容值m梯度系数 0内建电势 与材料掺杂有关 mdV)(-1CC0j0j零偏压耗尽层电容Cj0的计算例：100m100m 零偏压耗尽层电容为100aF/m2，阱深3mCj0b=100aF/m2(100m) 2=1pFCj0s=1

2、00aF/m2(3m400m) =0.12pF耗尽层电容值33. 0j)7 . 0(-112. 01pFCdVpF压控电容延迟时间：输出电压跳变到稳定电压值的50%所需时间延迟时间的估算： Td=0.35RC R阱电阻阻值；C阱电阻零偏压底部电容例：250K电阻，长300m，宽3m，零偏压耗尽层电容为100aF/m2，则Td=0.35RC=0.35250K100aF/m2300m3m=7.88ns寄生NPN管N阱电阻的设计规则平行板电容器的值可以用下面的公式计算：其中： 0是真空介电常数， ox是SiO2的相对介电常数，4.0 tox是介质SiO2的厚度， A是平行板的面积2022-7-612

3、)(0FACtOXOXtoxox0令：C = 表示方块电容，单位是F/则：C= C A100m100m metal2和衬底间的电容15aF100100+85aF400=0.18pF计算寄生参数值R=R 20000m/4m=0.065000=300C=26aF200004=2.08pF延迟时间0.35RC=0.218s10m10m metal1和metal2的电容C12=38aF1010+104aF40=7.96fF金属与衬底之间的平板电容 最重要的寄生问题 通过衬底耦合到其它电路上金属线之间的平板电容金属线之间的边缘电容寄生电容金属线宽金属长度单位面积电容敏感信号线尽量短选择高层金属走线 最高

4、层金属，离衬底最远，单位面积电容最小敏感信号彼此远离不宜长距离一起走线电路模块上尽量不要走线绕开敏感节点每根金属线都有寄生电阻 要考虑的是：走多大电流，有多大的电压降IR DropIR Drop一般不要超过一般不要超过10mV10mV电源布线时尤其要注意电源布线时尤其要注意寄生电阻（金属长度/金属宽度）方块电阻加大金属线宽，减小金属长度如果金属线太宽，可以采用几层金属并联走线 M1M2M3三层金属并联布线，总的寄生电阻减小1/3nppnBASiO2AlABAlABCross-section of pn-junction in an IC process One-dimensionalrepre

5、sentationdiode symbolMostly occurring as parasitic element in Digital ICsVDID = IS(eVD/T 1)+VD+VDonID(a) Ideal diode model(b) First-order diode modelIDRSCD+-VD正向偏置的PN结上有存储电容，其电容值与载流子的渡越时间、管上的电容有关toxn+n+Cross sectionCross sectionLGate oxidexdxdLdPolysilicon gateTop viewTop viewGate-bulkoverlapSourcen

6、+Drainn+WCgsCgdCgbPN结电容MIS电容 寄生电容使器件对电压变化的响应灵敏度降低栅条自身的串联电阻 与栅电容一起形成RC常数，更显著降低器件速度平行板电容： Cgb=C A源漏交叠电容： Cgs、Cgd总的栅电容应为：Cg=Cgb+Cgs+Cgd其中：Cgb 本征电容 Cgs 栅源交叠电容 Cgd 栅漏交叠电容33CgsCgdCgb MOS器件本身存在两种电容：栅电容和耗尽层电容。（1）栅电容：（2）耗尽层电容 耗尽层电容主要是由源、漏扩散区与衬底或P阱之间形成的PN结电容。它由两部分组成：底面结电容和周边电容。 Cd=Cja*（ab）+Cjp*（2a+2b）其中：Cja 每

7、平方m的结电容 Cjp 每m的周边电容 a 扩散区宽度 b 扩散区长度34将晶体管裂开，用多个手指（finger）并联取代将晶体管裂开，用多个手指（finger）并联取代降低栅条电阻 既减小了每一栅条的方块数 又因为并联的作用，使栅电阻更加减小比如：2个finger，栅电阻降低4倍大管子裂成几个小管子并联，使W不是太大，也有利于画版图G(ate)S(ource)D(rain)MultipleContactssmall transistors in parallelReduces diffusion capacitanceReduces gate resistance*poly1 resisto

8、r *.subckt rpoly1 n1 n2 l=length w=width .param dl=0.167u dw=0.212u.param rsh=27.53+p1drsh ptc1=7.75e-04 ptc2=-3.42e-07 + pvc1=2.32e-04 pvc2=1.37e-03 pt=temper.param tfac=1.0+ptc1*(pt-25.0)+ptc2*(pt-25.0)*(pt-25.0)+ r1 n1 n2 rsh*(l-dl)/(w-+dw)*(1+pvc1*abs(v(n2,n1)+pvc2*v(n2,n1)*v(n2,n1)*tfac.ends rp

9、oly1 比例器件保护环使电路不受通过衬底注入的载流子的干扰，是抑制衬底噪声的最简单的方法。衬底噪声如何抑制？双列直插（DIP）四方扁平封装（QFP）无引脚塑封（PLCC）针栅阵列（PGA）小型封装（SOP）Electrical: LowElectrical: Low parasiticparasiticMechanical: Reliable and robustMechanical: Reliable and robustThermal: Efficient heat removalThermal: Efficient heat removalEconomical: CheapEconom

10、ical: Cheapu封装好的芯片，是一个塑料或陶瓷的黑盒子，边上伸封装好的芯片，是一个塑料或陶瓷的黑盒子，边上伸出一个个金属连线，用这些金属连线连到电路板上。出一个个金属连线，用这些金属连线连到电路板上。(a) Through-Hole Mounting(b) Surface Mountu内部是chip，chip外围布满pads，利用压焊线（bonding wires）将pads连接到pins。ubonding wires 通常为很细的铝线或金线。导线的粗细由负责封装的人决定，可以互不相同。Solder bumpsSubstrateDieInterconnectlayers芯片凸点内部连接

11、层衬底几种封装形式下引脚的寄生电容和电感的典型值1、总体外貌：、总体外貌： make it look nice！2、45度规则度规则u位于拐角处的压焊线和旁边的压焊块靠得太近，容易引起短路。u压焊线与芯片边缘所形成的夹角应保持在45度角之内，称为“45度规则”3、使、使Si的重叠最小的重叠最小u压焊线和硅片重叠的部分太多，压焊线可能下垂或掉下来，造成短路。所以要尽可能缩短未使用硅片部分之上的压焊线4、导线长度、导线长度 压焊线太长的话，会垂下来5、压焊块的分布、压焊块的分布u不要将所有的压焊块都挤在一起并放到芯片的一边u应将它们分散开，尽可能使压焊线相互离得开一些，这样可以减少它们之间相互干扰

12、的风险。1、压焊块限制设计：pad-limited designu对封装的选择在很大程度上取决于芯片的尺寸。u压焊块限制设计：根据信号数量所需要的压焊块数目来确定芯片的最小尺寸u按照压焊块之间所要求的最小间距，把这些压焊块尽可能靠紧地排列在一个矩形中2、内核限制设计：core-limited designu如果与所需要的电路大小相比，需要的压焊块并不多的话，应使用“内核限制设计”或“电路限制设计”来粗略估计尺寸。u分割芯片是使用切割机在芯片间上下切割。u常见的切割机类似“圆盘锯”。锯片在切割芯片时会切去一窄条材料，宽度可能是50、60或100m。uChip周围是“衬底接触”，或称为“防破损保护